Submikronové technologie součastné trendy SOI technologie. Vývoj CMOS technologií. Proč chceme stále menší tranzistory?

Transkript

1 Sbohem mikroelektroniko Vítej nanoelektroniko Submikronové technologie součastné trendy SOI technologie SiGe Tranzistor pro 50nm proces Virus Tloušťka hradlového oxidu = 1.2 nm!!! Dnes již přecházíme na 45nm proces hradlový oxid 0.8nm Kdy už to skončí??? Vývoj CMOS technologií Tloušťka hradlového oxidu = 1.2 nm Předepnutý křemík Strained Silicon Proč chceme stále menší tranzistory? Zmenšování rozměrů IO technologií (180, 130, 90, 65, 45, nm) Vyšší rychlost Menší ztrátový výkon a spotřeba na funkční blok Hustota tranzistorů Menší náklady na funkční blok Rozměry se zmenšují hlavně u: MOSFET a metalického propojení Zabezpečení dostatečného I on (řídící proud) a I off (zbytkový proud) Ultratenký hradlový oxid parazitní svodový proud Velice mělké S/D difúzní oblasti a přechody Propojení: problém zmenšování roste RC Atd. Potenciální řešení je ve vysoce dielektrických mat. pro hradlovou izolaci, kovové hradlo, nové CMOS struktury, atd. Celkové požadavky na obvod Napájení Rychlost Hustota Atd. Požadavky na součástky Zbytkový proud Pracovní proud Velikost tranzistorů V t Atd. Požadavky na IO Rozměry souč. & Návrh, Potentciální řešení T ox, L g, S/D x j Vysoce dielektrický hradlový izolant Netradiční CMOS struktury Atd. Významné zejména v: nm technologiích Technologie výroby Teplotní procesy Celkový process flow Materiálové vlastnosti Pronikání Bóru Spolehlivost Výtěžnost Atd.

2 Důsledky zmenšování rozměrů V dd se snižuje rapidně s novou technologickou generací Udržet dynamický ztrátový výkon (C.V dd2 f) na přiměřené výši V t zůstává relativně konstantní Udržet I off co nejnižší.==> udržet dynamický ztrátový výkon na přiměřené hodnotě MOSFET (V dd -V t ), rapidně zredukováno ==> těžké zajistit požadovaný I on nebo jej zvýšit Důsledky zmenšování rozměrů(2) Vertikální rozměry (T ox, x j ) a horizontální (L g ) musí být zmenšeny v měřítku Pro dosažení I on, I off při zmenšení (V dd -V t ): I on ~(C ox /L g )(V dd -V t ) n 1 n 2 Nejdůležitější parametry při zmenšování rozměrů Udržení nebo zvýšení I on zatímco I off udržet co nejnižší Parazitní proud hradlového izolantu Ochuzení hradlového PolySi Zmenšit S/D: x j s Důsledky zmenšování rozměrů(3) Limity planárních substrátových MOSFETů Potenciální řešení: SOI Zvýšit efektivní (V dd -V t ) Multi-V t, dynamické V t Zvýšit přípustný I off snížit V t Snižovat V dd pomaleji Rapidně snížit Lg Různé napájení a rychlosti pro jednotlivé bloky Využití nových materiálů Dlouhodobě: nové struktury MOSFET Technologie 70 nm a menší: problémy dosáhnout všech požadavků součástky Malé V dd, V t Kontrola nad OPN Těžkosti s výrobou ultra malých struktur (litografie, hloubka přechodů) Důsledky kvantových efektů a statistických odchylek Řešení: alternativní technologie SOI Dual gate SOI Vertikální FETs SiGe, Strained Silicon, Atd. Rychlost nikdy nestačí Hodinové frekvence rostou exponenciálně Moorovy zákony 10,000 Zmenšování rozměrů tranzistorů Clock Speed (MHz) 1, Intel386 Intel486 Pentium Pentium Pro/II/III Pentium Year

3 Zmenšování rozměrů - Scaling Velikosti rozměrů se zmenší o 30% každé 2-3 years Tranzistory jsou levnější Jsou i rychlejší Rychlost metalického propojení se však nezlepšuje (a může být horší) Koeficient změny velikosti (Scale factor) S Typické kroky: S 2 Feature Size ( m) Předpoklady zmenšování rozměrů motivu Co vše se změní přechodem k nové technologii? Výchozí předpoklad: Zachování konstantního elektrického pole Musíme přizpůsobit všechny rozměry (x, y, z => W, L, t ox ) Velikost napětí (V DD ) Hodnoty dotací difúzních oblastí Musí se přizpůsobit i metalizace Některé materiály již nevyhovují svými vlastnostmi Year Změna rozměrů o faktor S Změna rozměrů o faktor S Parametr Redukční faktor Délka kanálu L 1/S Šířka kanálu W 1/S Hradlový oxid t ox 1/S Napájecí napětí V DD 1/S Vlastnosti tranzistorů Parametr Redukční faktor Poznámka Proudový faktor S Proud I DS 1/S (V DD -V t ) 2 Odpor 1 V DD /I DS Prahové napětí Vt 1/S Dotace substrátu N A S Redukce 1/5 Hradlová kapacita 1/S W.L/C ox Zpoždění 1/S RC Hodinová frekvence S 1/ Dynamické ztráty 1/S 2 C.V 2 / f Plocha čipu 1/S 2 Změna rozměrů -zhodnocení Tranzistory jsou rychlejší (+) Dynamická spotřeba klesá (+) Proudová hustota však roste (-) Roste odpor kontaktů Metalické propojení Tloušťka metalických propojek Zůstává konstantní Dálka propojení Lokální / zmenšeno o faktor S Globální - nezměněno

4 Změna rozměrů o faktor S Změna rozměrů o faktor S Parametr Redukční faktor Šířka metalizace W 1/S Vzájemná vzdálenost 1/S Tloušťka t 1/S Tloušťka izolantu 1/S Redukce 1/5 Vlastnosti metalizace Parametr Redukční Poznámka faktor Odpor na jednotkovou délku S 2 1/W.t Kapacita ve stejné vrstvě 1 t/s Kapacita mezi vrstvami 1 W/h Celková kapacita 1 W.L/C ox RC konstanta na jednot. délku S 2 Změna rozměrů - Metalizace Důsledek zmenšování rozměrů Zpoždění dosáhlo minimum při nm, dále se bude jen zhoršovat Poznámky Kapacita na jednotkovou plochu zůstává konstantní Asi 0.2 ff/ m Zhruba 1/10 kapacity hradla Lokální propojení je rychlejší Nedosahuje však stejného zvýšení rychlosti jako tranzistory To však není hlavní problém Globální propojení je pomalejší Hodinový signál se nedostane během jedné periody přes celý čip [SIA97] ITRS Jak to bude? Intl. Technology Roadmap for Semiconductors Důsledky redukce rozměrů Lepší výkon Nižší cena Problémy se ztrátovým výkonem Potřeba nových materiálů Fyzikální limity Největší problémy: Ztrátový výkon Statický ztrátový výkon Prahové napětí vs napájecí napětí

5 T ox SiO 2 TK Hradlo Si substrate Materiály s vyšším Hradlo Si substrate High K Material T ox,equiv ( ) = T K * (3.9/ ) Protože T K > T ox, zbytkový proud hradla se při větším zmenší Vhodné materiály: Si 3 N 4 ( ~7); Ta 2 O 5 ( ~25); LaO 2 /HfO 2 /ZrO 2 ( ~15-30); Hf, Zr-SiO4 ( ~12-16); a jiné Nejpravděpodobněji: Si 3 N 4 bude využíván co nejdéle Zbytkový proud - hradla z Si3N Ion, Ioff, IGat te (µa/µm) Technology Generation (nm) Ion Igate (mid-range Tox) Iof f Igate (min. Tox) Igate, SiON w /8% N Igate, SiON w / 35% N Problémy materiálů s vysokým Teplotní stabilita materiálů s vysokým Rozhraní s Si substrátem Teplotní a chemická kompatibilita s PolySi, & B penetrace Požadavek kovového hradla? Vlastnosti povrchu: náboje na rozhraní; snížená pohyblivost Nové materiály: nutné pod 100 nm hradla Kovové hradlo Limity Polyhradla Ochuzení PolySi: zakřivení zak. pásu Efektivně vzrůstá T ox, snižuje E ox, & proto Q n Snižování T ox Poly dotace se musí zvýšit: 2.2 E 20 cm -3 (180 nm ), 4.6 E 20 cm -3 (100 nm ), 1.2 E 21 cm -3 (35 nm ) Ge-Si možné řešení? Penetrace Bóru přes velmi slabý oxid; Slučitelnost s novými materiály ( fyz. a chem. Vlastnosti ) Odpor velmi tenkých hradel Možné užití kovového hradla: 70 nm a méně Žádné ochuzení, malý odpor hradla, kompatibilní s materiály s velkým Problémy Sesazení hradel a difúzních oblastí parazitní kapacity Limity planárních substrátových MOSFETů Vývoj MOSFET struktur pod 70 nm technologiemi Technologie 70 nm a menší: problémy dosáhnout všech požadavků součástky Malé V dd, V t Kontrola nad OPN Těžkosti s výrobou ultra malých struktur (litografie, hloubka přechodů) Důsledky kvantových efektů a statistických odchylek Řešení: alternativní technologie SOI Dual gate SOI Vertikální FETs SiGe, Strained Silicon, Atd. Bulk MOSFET SOI/ MOSFET Dual-Gate MOSFET Vertical MOSFET

6 Technologie SOI SOI - Silicon On Insulator křemík na izolantu. Technologie SOI Silicon On Insulator Řez waferem s utopenou vrstvou izolujícího SiO2 Výhody SOI Porovnání CMOS součástky v klasické technologii a SOI Lepší výkon díky eliminaci parazitních kapacit PN přechodů a Body Effectu 25-35% vyšší výkon než Si CMOS SOI může pracovat při menších napájecích napětích se stejným výkonem jako Si CMOS 40-50% Lepší využití plochy čipu menší plocha izolací Redukovaný efekt zpětného hradla (Body Effect) Zamezení svodových proudů do substrátu Menší oblasti PN přechodů Větší hustota integrace Zamezení latch-up efektu Větší provozní teplota (250 C) Odolnost proti záření Nevýhody SOI Velice málo nevýhod: Tepelné vlastnosti Dražší substráty o 3 10 % než CMOS Hystereze prahového napětí Druhy SOI Částečně ochuzená (Partially-Depleted) návaznost na CMOS postupy Plně ochuzená (Fully-Depleted) užší izol. hradla (náročnost),ug striktně fce náboje

7 Plovoucí - body effect parazitní bipolární tranzistor prahové napětí Použití SOI Vhodné pro obvody s nízkou a velmi nízkou spotřebou Mikroprocesory s vyššími taktovacími frekvencemi IBM a Motorola Grafické procesory - Sony/IBM/Toshiba : PlayStation Obvody pro vysokorychlostní sériovou komunikaci: 10Gbps Ultra-low power systémy na čipu: hodinky na solární energii Předpokládá se použití pro RFID Veškeré technologie pod 90 nm jsou na SOI Technologie výroby SOI waferů SOS - silicon on sapphire (1978) SIMOX - separation by implantation of oxygen (1983) ZMR - zone melting and recrystallisation (1983) BESOI - bond and etch back SOI (1989) Smart-Cut SOI (1996) Výroba Wafefů (SIMOX) 1. implantace kyslíkových iontů energie a množství implantace určuje hloubku a tloušťku utopené oxidové vrstvy a tím i tloušťku vrchní Si vrstvy 2. žíhání - postupné zvyšování teploty z 1050 na 1350 C zformování kvalitní celistvé oxidové vrstvy zamezení vzniku dislokací ve vrchní vrstvě křemíku Výroba substrátů Smart Cut Porovnání SOI vs klasická CMOS Porovnání SOI oproti objemovému polovodiči při stejné technologii: o 30% rychlejší o 30% vetší hustota integrace o 20% méně výrobních kroků 50% spotřeba

8 Technologie předepnutého křemíku Strain = napnout Využívá se rozdílné mřížkové konstatnty Si a Ge Technologie předepnutého křemíku Strained Silicon Technologie výroby pseudomorfního SiGe Implementace do CMOS struktury Používá se epitaxní růst při nízkých teplotách ( o C) Zvýší se pohyblivost elektronů a děr SiGe Si substrát pseudomorfní SiGe vazba s dislokacemi 11/19 Fotografie Tranzistoru Výhody předepnutého křemíku Pouze o 2% větší náklady větší rychlost čipů - až o 35% zvýšení pohyblivosti nosičů o 50 % jednoduchost není potřeba zmenšovat tloušťku oxidu možnost kombinace s jinými technologiemi do budoucna

9 Většinou Technologie SiGe HBT Technologie HBT Heterostucture Bipolar Tranzistor Vývoj SiGe HBT Technologie SiGe je známa již velmi dlouho, ale nikdo nedokázal spojit vrstvu SiGe s vrstvou Si bez poruch v krystalické struktuře V 90. letech nastává rozvoj v oblasti bipolárních tranzistorů vyvolaný rozvojem SiGe HBT společnost IBM představila čip, který může čtyřnásobně zvýšit výkon a pětinásobně snížit spotřebu energie bezdrátových zařízení ve srovnání s nejmodernější technologií tenkovrstvých bipolárních tranzistorů Přínos technologie SiGe Technologie výroby pseudomorfního SiGe Technologie SiGe zvyšuje rychlost tranzistorů proti klasickým bipolárním technologiím Si a Ge jsou chemicky velmi podobné materiály přechod ze stávajícího výrobního procesu na novější je jen s minimálními technologickými úpravami Aplikace vrstvy SiGe je jen jedním přidaným výrobním krokem není nutná reorganizace výroby Řez tranzistorem

10 Výhody a nevýhody SiGe HBT Lepší výkon než Si BiCMOS Nižší cena než III-V Polovodiče (GaAs) Využití pro RF obvody Rychlost GHz + Vyšší f T ~ 550GHz + Vyšší výkon (účinnost) + Nižší spotřeba Technologie 3D čipů - Vyšší náklady na výrobu - Náročnější výroba 3D čipy Plnohodnotný SOC SOC System On Chip 3-D IC : Několik aktivních Si vrstev Výhody Redukce délky propojení Lepší výkon čipu Menší plocha čipu Heterogenní integrace: digital, analog, optické Nutná nová architektura návrhu Problém s chlazením Náhrada horizontálního propojení za vertikální

11 3-D Technologie Dnes plošný SOC Návrh na bázi GaAs Pohyblivost nosičů pro běžné polovodiče Materiálové Vlastnosti GaAs Max. rychlost elektronů = 2 x Silicon = 2 x 10 7 cm/sec Pohyblivost děr GaAs (= 400) < Si (489 cm 2 V/sec) Vylučuje komplementární logiku Pohyblivost elektronů GaAs ( ) >> Si ( ) Max. El. pole (max. rychlost) GaAs (0.3 V/ m) < Si (1 V/ m) Nízké napájecí napětí Velikost Shottkyho Bariéry GaAs ( V) > Si ( V) Šířka zak. pásu GaAs (1.43 ev) > Si (1.11 ev) Rezistivita GaAs ( /sq) >> Si ( /sq) Semi-insulating Materiálové problémy GaAs Křehký Materiál 3 až 4 palcové wafery Vysoká hustota defektů Velký Q SS a Q ox Nemožnost MOS transistoru! Malá aápohyblivost o děr Nemožnost komlementárních hradel

12 Nejvhodnější součástka: MESFET I-V Charakteristiky Velké změny prahového napětí na jednom waferu ( mv) High Electron Mobility Transistor (HEMT) Technologie MEMS MEMS Micro Electro Mechanical Systems Pohyblivost v nedopovaném GaAs > 8500 cm 2 /Vsec (4500 cm 2 Vsec v dopov. GaAs) Až do 50,000 cm 2 /Vsec v kapalném dusíku Speciální technologie MEMS Mikrozrcátka