MIKROPOČÍTAČOVÉ SYSTÉMY

Transkript

1 MIKROPOČÍTAČOVÉ SYSTÉMY Jednočipové mikropočítače řady 805 Vytištěno z dokumentů volně dostupných na Webu

2

3 Mikroprocesory z řady 805 Mikroprocesor 805 pochází z roku 980 a je vývojově procesorem relativně starým. U návrhářů však dosáhl takové obliby, že i v současné době se řada výrobců orientuje na výrobu procesorů založených na jádře procesoru 805, které je rozšířeno o více či méně dalších periferií. Například firma Philips vyrábí 24 různých typů těchto procesorů mající společné jádro obr., ke kterému jsou připojeny některé z uvedených periferií jako je: paměť programu o velikosti 2kB až 32kB, kterou lze programovat jenom jednou (provedení OTP) nebo několikrát (provedení EPROM), paměť EEPROM pro uchování konstant, rozšířená vnitřní paměť RAM na 256b, 8 nebo 0-bitový A/D převodník obvykle s osmikanálovým analogovým multiplexerem, rozšířené vstupně/výstupní vývody, komparační a záchytný systém nebo dvoudrátová přístrojová sběrnice I 2 C. Výrobci nabízejí procesory od základního hodinového kmitočtu 2MHz až po 33MHz ve standardním pouzdře DIL, přes provedení PLCC až po malá pouzdra PQFP. Jiné firmy se orientují na procesory s rozšířenými aritmetickými operacemi (Siemens 80C537) nebo s odlišným vnitřním časováním (Dallas 80C320), který při standardním hodinovém kmitočtu má trojnásobný výkon. Sjednocujícím základem všech těchto rozmanitých typů procesorů je vlastní jádro procesoru 805 (80C5), které si nyní stručně popíšeme. A/D Převodník Nízký příkon Napájení 3,3V Malé pouzdro EPROM nebo OTP Rozšířené I/O vývody Jádro 80C5 Paměť 2 až 32 kb Speciální funkce EEPROM Kmitočet do 33MHz Sériová sběrnice I C 2 Obr. Prvky rozšiřující vlastnosti základního jádra procesoru 805

4 Jádro procesoru 805 Mikroprocesor 805 je osmibitový jednočipový mikroprocesor se smíšenou harwardskou a Von Neumanovskou architekturou, u které je oddělena programová a datová paměť, ale formát instrukcí a dat je totožný a přenáší se po stejné sběrnici. Procesor, jehož vnitřní struktura je blokově zobrazena na obr.2, je schopen samostatné činnosti po připojení vnějšího piezokeramického rezonátoru ("krystalu") na vývody XTAL a XTAL2 a jednoho napájecího napětí 5V. Na čipu procesoru je umístěna vlastní procesorová jednotka CPU, která je vnitřní společnou sběrnicí propojena s pamětí programu ROM nebo EPROM o kapacitě 4kB (existují i typy bez této paměti), s pamětí RAM o kapacitě 28 bytů a se čtyřmi vstupně/výstupními branami P0 až P3, které zajišťují styk procesoru s vnějšími periferiemi. Nechceme-li využívat procesor v jednočipové konfiguraci, případně nemůžeme (procesor bez vnitřní ROM/ EPROM), jsou z procesoru vyvedeny řídící signály pro správu vnější programové (PSEN ) nebo datové ( WR,RD ) paměti, z nichž každá může mít až 64kB. Pro snadnější styk s periferiemi je procesor vybaven systémem přerušení, který zpracovává 5 zdrojů přerušení (2 externí a interní, od každého z dvou časovačů a od sériového kanálu). Jednotlivá přerušení mají definovanou prioritu na každé ze dvou volitelných úrovní priority. Čítače, které usnadňují realizaci časování, jsou 6-bitové s hodinovým signálem odvozeným z interního generátoru hodin nebo z vnějších vstupů T0 nebo T. Pro snažší sériový styk s nadřízenými počítači nebo jinými spolupracujícími procesory je vybaven duplexním XTAL XTAL2 CPU Generátor hodin Řízení časování EA RST ALE PSEN INT0 INT Řadič přerušení Vnitřní paměť RAM V/V brána 0 data/adr. V/V brána P0 P T0 T Čítače Vnitřní paměť programu V/V brána 2 vněj.adr. P2 TxD RxD Sériový kanál V/V brána 3 Řízení P3 Obr.2 Vnitřní bloková struktura procesoru 805 (obousměrným) sériovým kanálem. Procesor je dále vybaven Boolovským procesorem, který 2

5 umožňuje pracovat s jednotlivými bity vnitřní paměti RAM i interních periferií. Pro základní hodinový kmitočet 2MHz trvají instrukce µs nebo 2µs s tím, že instrukce násobení a dělení trvají 4µs. Organizace paměti 64k Externí paměť 4095 Interní paměť Programový čítač Programová paměť Datová paměť interní adresování přímé Obr.3 Struktura paměťového prostoru 805 a jeho následovníků Registry specialních funkcí adresování nepřímé Datová paměť externí Mikroprocesor 805 má oddělené adresové prostory programu a dat, které jsou přístupné různými instrukcemi. Paměťový prostor můžeme dále dělit na vnitřní, umístěný na čipu, a vnější, který lze v případě potřeby s pomocí dalších součástek vytvořit. Proti překrývání vnitřního (4kB) a vnějšího (64kB) programového adresového prostoru je procesor vybaven vstupem EA obr.2. Je-li vstup EA =0, potom programová paměť je tvořena celou vnější pamětí, je-li vstup EA =, potom instrukce v adresovém prostoru 000H - FFFH se čtou z vnitřní paměti ROM nebo EPROM a mimo tento prostor (000H - FFFFH) ze zbývajících 60kB vnější paměti programu obr.3. Překrývání vnitřního a vnějšího datového adresového prostoru je odstraněno tím, že přístup do každého prostoru je realizován pomocí rozdílných instrukcí. Na obr.4 je základní rozdělení vnitřní datové pa-měti včetně umístění speciálních registrů. Vnitřní datová paměť RAM 28 bytů je tvořena čtyřmi bankami (0,,2,3) po osmi registrech R0, R, až R7 (adresy 00H - FH), za kterými je vyhrazeno 6 bytů (adresy 20H-2FH) pro tzv. bitoblast. Jednotlivé bity paměťových míst počínaje nejnižší adresou (20H) a nejnižším bitem (b0 - adresa bitu 00H) jsou vzestupně přímo adresovatelné. Přímo adresovatelných bitů v této oblasti je 28 (posledním bitem s adresou 27 (7FH) je bit b7 na adrese 2FH). Zbývajících 28 adres bitů se využívá k adresování některých 3

6 významných bitů příslušejících speciálním registrům. Zbývající datová paměť RAM začíná adresou 30H a končí adresou 7FH a je uživateli volně přístupná pro přímé i nepřímé adresování. Je-li procesor vybaven rozšířenou vnitřní datovou pamětí v adresovém prostoru 80H až FFH, potom je tato paměť s ohledem na speciální registry přístupná pouze pomocí nepřímého adresování. Vnější datová paměť RAM s kapacitou až 64kB je přístupná přes 6-bitový pomocný ukazatel datové paměti DPTR. Určitou nevýhodou je to, že DPRT může být pouze naplněn konkrétní adresou paměťového místa nebo inkrementován (DPTR nemůže být snadno zmenšován).tato nevýhoda je částečně odstraněna u dalších typů procesoru, které mají více PC Čítač instrukcí 7FH Zbývající vnitřní paměť RAM 30H 2FH 20H R7 FH R0 8H R7 7H R0 0H R7 0FH R0 08H R7 07H R6 06H R5 05H R4 04H R3 03H R2 02H R 0H R0 00H Bitová oblast Banka 3 Banka 2 Banka Banka 0 P3 P2 P P0 DPH DPL SBUF SCON TH TL TH0 TL0 TCON TMOD PCON IE ID SP PSW ACC B0H A0H 90H 80H 83H 82H 99H 98H 8DH 8BH 8CH 8AH 88H 89H 87H A8H B8H 8H D0H E0H Vstupně/Výstupní Brány DPTR Ukazatel dat Řízení sériového kanálu Čítač-časovač Čítač-časovač 0 Řízení časovačů Řízení napájení Řízení přerušení Ukazatel zásobníku Stavové slovo B F0H Registr B Střadač Obr.4 Rozdělení vnitřní paměti RAM procesoru 805 registrů DPTR. Vnější datová paměť může být přístupná i s pomocí registrů R0 a R příslušné aktivní banky, které se využívají k 8-bitovému nepřímému adresování. Zapsáním 8-bitové hodnoty do výstupní brány P2, která představuje horní část adresy při adresování vnější paměti, rozdělíme paměť RAM na 256 bloků po 256 bytech. Nepřímým adresováním pomocí registrů R0 a R potom můžeme zapsat nebo přečíst vybraný byte ve zvoleném bloku. Oblast speciálních funkcí (SFR) je tvořena 2 registry, které leží v adresovém prostoru 28 (80H) až 255 (FFH). To znamená za vnitřní pamětí RAM nebo ve stejném prostoru jako leží rozšířená datová paměť RAM u 4

7 následovníků procesoru 805. Z tohoto důvodu jsou speciální registry přístupné pouze pomocí přímého adresování bytů nebo případně i bitů ( v registrech SFR, jejichž adresa je dělitelná osmi ). Registry speciálních funkcí Všechny informace důležité pro činnost mikroprocesoru a jeho periferních obvodů integrovaných na čipu procesoru, jako jsou čítače, sériový kanál, přerušovací systém a u následovníků 805 záchytný a komparační systém, jsou soustředěny do souboru registrů tzv. registrů speciálních funkcí. Jednotlivé registry si nyní postupně popíšeme a v případě registrů příslušejících a ovlivňujících činnost periferií popíšeme i s popisem vlastností těchto obvodů. A - Střadač je základní registr aritmetickologické jednotky, který vždy obsahuje jeden operand aritmetické nebo logické operace a do něhož se ukládá výsledek této operace. Protože registr dovoluje ve spolupráci s aritmetickologickou jednotkou postupné přičítání zpracovávaných čísel, nazývá se střadač nebo akumulátor. Zvláštností střadače u procesoru 805 je to, že leží v paměťovém prostoru SFR vnitřní paměti RAM procesoru a je přístupný nejen běžnými instrukcemi, ale i pomocí přímé adresy označované v mnemonice procesoru symbolickým názvem ACC. B - Registr obsahuje jeden operand (druhý je umístěn ve střadači) pro instrukci násobení nebo dělení. Spolu se střadačem obsahují výsledek operací násobení a dělení. Nejsou-li tyto instrukce využívány, lze jej použít jako univerzální registr. PSW - Stavové slovo mikroprocesoru se skládá ze 7 bitů, jejichž umístění je zobrazeno na obr.5 a jejich význam je následující: C - Přenos (Carry) je nastaven při aritmetické operaci, při které dochází k přenosu z osmého (b 7 ) do devátého (b 8 ) bitu a při některých instrukcích porovnání. b 7 b 6 b 5 b 4 b 3 b 2 b b 0 C AC F0 RS RS0 OV --- P D7 Adresa = D0H D6 D5 D4 D3 D2 D D0 Bitová adresa (hex) Obr.5 Rozložení příznaků ve stavovém slově Bit AC - Částečný přenos (Auxiliary carry) je nastaven dojde-li při sčítání k přenosu mezi čtvrtým (b 3 ) a pátým (b 4 ) bitem střadače. Příznak se využívá pouze instrukci dekadické korekce DAA, kterou aplikujeme na výsledek součtu dvou dekadických čísel vyjádřených v BCD kódu. F0 - Uživatelský příznak F0 může být libovolně využíván programátorem k indikaci nějaké události (např. přetečení při výpočtu v aritmetice, identifikace vnější události, atd.). Příznak je pozůstatkem po vývojově předcházejícím procesoru (8048), který nebyl vybaven takovou škálou příznaků. 5

8 RS RS0 Banka Adresy reg. R0,...,R H až 07H 0 08H až 0FH 0 2 0H až 7H 3 8H až FH Tabulka. RS, RS0 - Určují banku, jejíž registry R0 až R7 budou používány obr.4 (například k nepřímému adresování atd.). Jednotlivé bity RS a RS0 lze ovládat programově pomocí logických, přesunových nebo bitových operací. Procesor není vybaven instrukcí pro přepínání bank a po jeho vynulování je aktivní bankou banka 0 (RS= RS0=0). OV - Příznak přetečení (Overflow) indikuje přetečení při aritmetické operaci sčítání nebo odečítání, jestliže zpracovávaná čísla považujeme za čísla se znaménkem. Jedná se o případ, kdy součet dvou záporných čísel je kladný (došlo k přenosu mezi bity b8 a b7 a nedošlo k přenosu mezi bity b7 a b6 ) nebo součet dvou kladných čísel je záporný (nedošlo k přenosu mezi bity b8 a b7 a došlo k přenosu mezi bity b7 a b6), kde bit b 7 představuje znaménko. Příznak je též využíván při operaci dělení k identifikaci dělení nulou a při instrukci násobení. P - Příznak parity (Parity flag) indikuje lichou paritu střadače. Je-li ve střadači lichý počet jedniček, potom příznak parity je nastaven P=. Příznak je aktualizován po každé instrukci. SP - Ukazatel zásobníku (Stack pointer) je osmibitový a na rozdíl od většiny procesorů je při plnění zásobníku inkrementován (hodnota ukazatele je zvětšována o jedničku). Vlastní zásobník je umístěn ve vnitřní datové paměti RAM a může být umístěn kdekoliv v této paměti tj. i v rozšířené části vnitřní datové paměti (adresy 28H až 255H u následovníků 805), která je přístupná pouze pomocí nepřímého adresování. Po vynulování je nastaven na hodnotu SP=07H a ve většině aplikací musí být pomocí odpovídající instrukce přestaven na jinou hodnotu.dpl, DPH - Registry DPL a DPH tvoří nižší a vyšší 8 bitovou slabiku 6-bitového ukazatele DPTR, který slouží k 6-bitovému nepřímému adresování vnější datové paměti RAM nebo paměti programu. PC - Čítač instrukcí (Program counter) je 6-bitový čítač instrukcí, který není přímo programově přístupný. Čítače/časovače Mikroprocesor 805 obsahuje dva 6-bitové čítače, jejichž obsah je přístupný pomocí paměťově mapovaných registrů TH0,TL0 (čítač 0) a TH,TL(čítač ), které určují vyšší a nižší slabiku (8 bitů) příslušného čítače. Hodinový synchronizační signál čítačů může být odvozen z oscilátoru procesoru nebo z vnějšího zdroje pomocí vstupů procesoru T0 a T. Je-li zdrojem signálu vnitřní oscilátor procesoru, potom čítač je ve funkci časovače a přičítá jedničku za Časovač Časovač 0 b 7 b 6 b 5 b 4 b 3 b 2 b b 0 Bit GATE C/T M M0 GATE C/T M M0 Adresa = 89H BC BA BA BA BB BA B9 B8 Bitová adresa (hex) Obr.6 Rozložení bitů v registru TMOD 6

9 každý strojový cyklus, který je tvořen 2 periodami oscilátoru. Ve funkci čítače vnějších událostí se obsah příslušného registru zvyšuje o jedničku vždy při přechodu signálu Tn z.0. Vstupy T0 a T se testují během stavu S5P2 každého strojového cyklu. Zjistí-li se v jednom cyklu úroveň log. a v příštím log.0 přičte se k obsahu čítače jednička. Nová hodnota je v čítači nastavena v době S3P následujícího cyklu za cyklem, ve kterém byla zjištěna změna. Protože zjištění změny na vstupech Tn trvá 2 strojové cykly (24 period oscilátoru), je maximální čítaný kmitočet vnějšího signálu /24 kmitočtu oscilátoru mikropočítače. Logická úroveň čítaného signálu musí zůstat nezměněna vždy alespoň celý strojový cyklus. Konfiguraci čítače/časovače 0 a zajišťujeme naprogramováním registru TMOD. Vlastní čítače se programově spouští nebo zastavují nastavením nebo vynulováním bitu TRn v registru TCON. TMOD - Registr módu časovačů / čítačů (Timer/Counter mode control) se skládá ze dvou čtveřic bitů obr.6 příslušejících každému ze dvou čítačů/časovačů. Význam jednotlivých bitů je následující: GATE - Řízení hradlování. Je-li GATE=, potom čítač/časovač n je aktivován (čítá) při vstupu INTn = a TRn=, kde TRn je bit z registru TCON. V tomto režimu je činnost čítače ovlivňována nejenom programově pomocí bitu TRn, ale zároveň i pomocí vnějšího signálu přivedeného na vstup INTn obr.7. Je-li GATE=0, potom čítač/ časovač n je aktivní pro TRn= (čítač je řízen pouze programově). C / T - Volba čítač/časovač. Bit rozhoduje o zdroji hodinových impulzů, které bude čítač počítat. Je-li C / T = 0, potom se jedná o režim časovače a hodinový signál je vytvořen z hodinového synchronizačního signálu procesoru vydělením hodnotou 2. Je-li C / T =, potom se jedná o režim čítač a hodinový signál přichází ze vstupu Tn. OSC /2 0 TLn THn 5 bitů 8 bitů Tn /32 TCON TMOD C/T TCON TRn & TMOD GATE MÓD 0 INTn MÓD (TLn - 8bitů) Obr. 7 čítač/časovač MÓD 0 TFn Přerušení M,M0 - Volba jednoho ze čtyř módů čítače/časovače. Mód 0 - M0=M=0. Režim čítače/časovače je shodný s režimem čítače na procesoru Osmibitový čítač THn čítá hodinové impulzy vydělené 5 bitovým předděličem tvořeným spodními bity čítače TLn obr.7. Oba čítače čítají vzestupně a vytváří 3-bitový čítač, který při přetečení (přechodu ze samých jedniček na samé nuly) nastaví příslušný příznakový bit TFn v registru TCON, které mohou být využívány jako zdroje přerušení procesoru. Vstup synchronizačního 7

10 signálu do časovače je povolen tehdy, je-li TRn= (čítač je spuštěn) a současně s tím je GATE=0 nebo INT=. Časovač může být též využíván ke generování přenosové rychlosti sériového kanálu v módu a 3. Mód - M0=,M=0. Mód je shodný jako mód 0 s tím rozdílem, že čítače THn a TLn jsou 8-bitové a vytváří tak 6-bitový čítač. Dojde-li k přechodu ze samých jedniček na samé nuly, nastaví se příznak TFn. Mód 2 - M0=0,M=. V módu 2 pracuje registr TLn jako čítač s obvodovým přednastavení na hodnotu uloženou v registru THn při přetečení čítače TLn obr.8. Programové nastavení nové hodnoty v registru THn neovlivňuje současný stav čítače TLn. Mód 3 - M0=M=. V předcházejících módech byla funkce časovače 0 a shodná. V módu 3 dochází u čítače 0 k jeho rozštěpení na dva samostatné osmibitové čítače TL0 a TH0. Čítač TL0 využívá standardní signály C / T,GATE,TR0,INT0 a TF0. tečení nastavuje příznak TF obr.9. Pracuje-li čítač 0 v režimu 3, potom čítač může pouze generovat přenosovou rychlost pro sériový kanál nebo být využit v aplikaci, která nevyužívá přerušení. Protože bit TR je využit pro řízení čítače 0 je zastavení nebo spuštění čítače ovládáno jeho nastavením do módu 3 nebo zrušením módu 3. OSC /2 0 TLn 8 bitů Tn INTn TMOD TCON TMOD C/T TRn GATE & THn 8 bitů TFn TCON Přerušení MÓD 2 Obr.8 Čítač/časovač n v módu 2-8-bitový čítač s přednastavením TCON TR OSC /2 0 TH0 8 bitů TCON TF P3.4/T0 Přerušení P3.2/INT0 TMOD TCON TMOD C/T TR0 GATE & TL0 8 bitů MÓD 3 TCON TF0 Přerušení Obr.9 Čítač/časovač 0 v módu 3 - dva 8-bitové čítače 8

11 b 7 b 6 b 5 b 4 b 3 b 2 b b 0 TF TR TF0 TR0 8F 8E 8D zobrazeno jejich umístění v registru TCON a mají následující význam: TCON - Registr řízení čítače/časovače se skládá ze čtyřech bitů příslušejících oběma časovačům a čtyřech bitů patřících vstupům vnějšího přerušení. Na obr.0 je TF0, TF - Přetečení čítače/časovače. Bit je nastaven při přechodu časovače z maximální hodnoty do nuly a je automaticky vynulován při přechodu procesoru do odpovídajícího obslužného podprogramu přerušení. TR0, TR - Spuštění čítače/časovače. Bit, který je ovládán programově, zajišťuje spuštění nebo zastavení příslušného čítače. Je-li GATE= v registru TMOD příslušného čítače, potom o přivedení nebo přerušení synchronizačního hodinového signálu do čítače rozhoduje vstupní signál INRn. IE0, IE - Přijetí vnějšího přerušení. Příslušný bit je nastaven při sestupné hraně nebo úrovni log.0 na vstupu vnějšího přerušení INRn v závislosti na stavu konfiguračního bitu ITn. Po přechodu procesoru do obslužného podprogramu příslušného přerušení je bit automaticky vynulován. IT0, IT - Konfigurace aktivace vnějšího přerušení. Je-li ITn=, potom žádost o vnější přerušení je aktivována sestupnou hranou signálu na vstupu INTn. Je-li ITn=0, potom žádost je aktivována úrovní log.0 na vstupu INTn. Je-li signál na vstupu INTn po dlouhou dobu v log.0, může být přerušení vyvoláno i několikrát za sebou, pokud doba přerušení je kratší než délka impulzu na vstupu INTn. Bity se nastavují a nulují programově. Čítač/časovač 2 Čítač/časovač 2 je implementován v klonech procesoru 805 počínaje verzí Může pracovat jako čítač, nebo časovač, funkce je vybírána bitem registru T2CON. Čítač/časovač T2 má tři provozní režimy (viz obr. A a A2) - záchytný (capture) - s automatickým přednastavením ( autoreload ) - generátor přenosové rychlosti pro seriový kanál V obvodu 8052 jsou pro realizaci speciální funkční registry. Tyto registry jsou na obr. A3 Provozní režimy T2 jsou voleny řídícími bity RCLK, TCLK, CP tabulky. IE IT IE0 IT0 Adresa RAM = 88H 8C 8B 8A Bitová adresa (hex) Obr.0 Přiřazení bitů v registru řízení čítačů C / T 2 speciálního funkčního a řízení čítače/časovače T2 implementovány další / RL2 a TR2 podle následující RCLK+TCLK CP / RL2 TR2 REŽIM 0 0 šestnáctibitový a automatickým přednastavením 0 šestnáctibitový záchytný režim x generátor přenosové rychlosti Bit 9

12 adresa značení funkce 0C8H 0CDH 0CCH 0CBH 0CAH T2CON TH2 TL2 RCAP2H RCAP2L řízení T2 T2 horní Byte T2 dolní Byte záchytný registr (horní B) záchytný registr (dolní B) Obr. A3 Rozšíření SRF 8052 x x 0 vypnuto V záchytném režimu jsou možné dva způsoby provozu, které řídí bit EXEN2 registru T2CON. Pro EXEN2 =0 pracuje T2 jako 6-ti bitový čítač/časovač, který po přetečení nastaví indikátor TF2 a ten, pokud je to povoleno, generuje požadavek obsluhy přerušení... Je-li bit EXEN2=, pracuje T2 stejně jako v předchozím případě, pouze s jednou funkcí navíc.. Sestupná hrana vnějšího signálu, připojeného na externí vstup T2EX řídí zápis okamžitého obsahu registrů TL2 a TH2 ( T2 ) do záchytných registrů RAP2L a RCAP2H a navíc příznak EXF2, který může generovat přerušení. 0

13 OSC :2 C/T2=0 TL2 TH2 TF2 vývod T2 C/T2= zachycení TR2 RCAP2L RCAP2H přerušení od T2 EXF2 vývod T2EX EXEN2 Obr. A Záchytný režim T2 OSC :2 C/T2=0 TL2 TH2 TF2 vývod T2 C/T2= přednastavení TR2 RCAP2L RCAP2H přerušení od T2 EXF2 vývod T2EX EXEN2 Obr. A2 Automatické přednastavení T22 Obsah řídícího registru časovače T2 T2CON je v následující tabulce, význam řídících bitů registru T2CON je uveden v legendě následující tabulku. MSB LSB TF2 EXF2 RCLK TCLK EXEN2 TR2 C / T2 CP / RL2 -TF2 je příznak přetečení T2, je nastavován při řetečení, nulovat je ho nutné programově nemůže být nastaven pokud RCLK, nebo TCLK jsou rovny jedné EXF2 je příznak T2 registrující vnější událost (sestupnou hranu na vývodu T2EX). Nastavuje se pouze při EXEN2=, nulován je programově RCLK je příznak přijímacích hodin seriového kanálu. Je-li nastaven používá seriový kanál v režimech a 3 k časování přenosu jako časovou základnu impulsy od přetečení T2, pokud

14 je tento příznak nulový časuje příjem seriového kanálu časovač T TCLK je příznak vysílacích hodin seriového kanálu. Je-li nastaven používá seriový kanál v režimech a 3 k časování přenosu jako časovou základnu impulsy od přetečení T2, pokud je tento příznak nulový časuje vysílání seriového kanálu časovač T EXEN2 je příznak, který uvolňuje externí řízení zápisu do záchytného registru a to pouze pokud T2 generuje hodiny pro seriový kanál TR2 řídící bit spuštění(tr2=), nebo zastavení T2 (TR2=0) CT/T volba časovač CT/T =0 (vnitřní hodiny = f/2), nebo čítač vnějších udákostí CT/T = T2 čítá na sestupnou hranu CP/ RL2 příznak zachycení (přednastavení). Pokud CP/ RL2= a současně EXEN2=, potom při sestupné hraně signálu na vývodu T2EX(P.) dochází k přepisu registrůt2 (T2L a T2H) do záchytných registrů RCAP2L a RCAP2H. Pokud je tento příznak nulový a současně EXEN2= dochází se sestupnou hranou signálu na vývodu T2EX, nebo při přetečení T2 k přednastavení registrů T2 hodnotou, kterou obsahují záchytné registry RCAP2L a RCAP2H. Pokud je ale nastaven některý z bitů RCLK, nebo TCLK je externí signál ignorován stejně jako samotný příznak CP/ RL2 a T2 je přednastaven při každém přetečení. Přerušení Pro snažší komunikaci s vnějšími periferiemi je mikroprocesor 805 vybaven přerušovacím systémem s pěti zdroji přerušení. U následovníků 805 se počet zdrojů přerušení v závislosti na počtu vnitřních periferií zvětšuje a dosahuje až hodnoty 5. Vnější přerušení INT0 a INT mohou být vyvolána buď logickou úrovní (log.0) nebo změnou logické úrovně (sestupnou hranou 0). Vznikne-li vnější přerušení, je nastaven příslušný příznak IE0, IE, který je obvodově automaticky vynulován při vyvolání obslužného podprogramu. Přerušení od časovače 0 a se vyvolávají nastavením příznaků TF0 a TF, které indikují přetečení příslušného čítače. Vyvolá-li se přerušení od časovače, potom odpovídající příznak TFn je vynulován při vyvolání příslušného obslužného podprogramu. Přerušení od sériového kanálu se generuje logickým součtem příznaků RI a TI. Aby uživatel mohl zjistit, zda přerušení bylo generováno příznakem RI (příjem) nebo TI (vysílání), nejsou příznaky automaticky obvodově nulovány při přechodu do obslužného podprogramu. V obslužném programu je programátor nucen nejprve stanovit příčinu přerušení (od RI nebo TI) a potom příslušný příznak programově vynulovat. V obslužném podprogramu pro sériový kanál tak zároveň programově rozhoduje o tom, která žádost (RI nebo TI) bude zpracována dříve a bude tak mít vyšší prioritu. Všechny příznaky, které generují přerušení, mohou být programově vynulovány nebo nastaveny. To znamená, že přerušení mohou být generována i programově nebo vyžaduje-li to situace mohou být nevyřízené žádosti o přerušení programově zrušeny. Každý ze zdrojů přerušení je možné individuálně povolit nebo zakázat nastavením nebo vynulováním příslušného bitu v registru speciálních funkcí IE. 2

15 b 7 b 6 b 5 b 4 b 3 b 2 b b 0 EA ES ET EX ET0 EX0 Bit Adresa = A8H AF AC AB AA A9 A8 Bitová adresa (hex) Obr. Rozložení bitů povolení přerušení IE - Registr povolení přerušení (Interrupt enable) se skládá z 5 bitů příslušejících každému z pěti zdrojů přerušení a jednoho bitu zajišťujícího globální zakázání všech přerušení nebo povolení všech povolených přerušení označeného EA. Na obr. je zobrazeno umístění jednotlivých bitů v registru povolení přerušení včetně jejich přímých bitových adres s jejichž pomocí mohou být individuálně ovlivněny bez nutné znalosti stavu ostatních bitů v registru. Význam jednotlivých bitů je následující: EA - Globální povolení přerušení (Enable all). Je-li EA=0, je celý přerušovací systém zablokován a nemůže být přijata jakákoliv žádost o přerušení. Je-li EA=, potom mohou být přijaty žádosti těch přerušení, která mají nastavený (log.) svůj povolovací bit tj. ES, ET,...atd. ES - Povolení přerušení od sériového kanálu. Je-li ES= a zároveň EA=, je přerušení od příjmu a vysílání sériového kanálu povoleno. ET0, ET - Povolení přerušení od čítače/časovače 0,. Je-li ETn= a zároveň EA=, potom je povoleno přerušení způsobené přetečením čítače/časovače n (n=0 nebo ). EX0, EX - Povolení vnějšího přerušení INT0, INT. Je-li EXn= a zároveň EA=, potom je povoleno přijetí vnější přerušení ze vstupu INTn. O tom, zda přerušení bude vyvoláno sestupnou hranou signálu na vstupu INTn nebo úrovní log.0, rozhoduje bit ITn v registru TCON. Pro využití přerušovacího systému mikroprocesoru je nezbytné znát přiřazení priorit jednotlivým přerušením. U procesoru 805 se výrobce rozhodl pro pevně přidělené priority jednotlivým přerušením v každé ze dvou úrovní priority. V rámci každé úrovně priority (nižší nebo vyšší) má nejvyšší prioritu vnější přerušení INT0 (IE0) následované časovačem 0 (TF0), vnějším přerušením INT (IE), časovačem (TF) a sériovým kanálem (RI a TI), které má nejnižší prioritu. Potřebuje-li uživatel z nějakého důvodu přiřadit jednomu z přerušení nejvyšší prioritu, může mu přiřadit vyšší úroveň priority nastavením odpovídajícího bitu v registru IP - registru priority přerušení do log.. Na obr.2 je zobrazeno umístění bitů úrovně priority jednotlivých zdrojů přerušení včetně jejich bitových adres, na které se můžeme odkazovat uvedenými symbolickými názvy, kde PS přísluší sériovému kanálu, PT0 a PT časovačům 0 a a PX0, PX vnějším vstupům přerušení INT0, INT. Přiřazením vyšší úrovně priority dosáhneme toho, že i přerušení s nížší úrovní priority bude přerušeno v důsledku žádosti přerušení s vyšší úrovní. Je-li již jedno přerušení vyvoláno (probíhá obslužný podprogram) nemůže být přerušeno přerušením třeba s vyšší prioritou v dané úrovni priority a musí počkat až na jeho dokončení. Potom budou podle vzájemné priority v dané úrovni postupně zpracovány další žádosti o přerušení. Z toho vyplývá, že přerušení s vyšší úrovní priority již nemůže být přerušeno. Otázka priority přerušení se stává důležitou v 3

16 případech současného přijetí dvou a více žádostí o přerušení a u systémů využívajících velkého počtu přerušení. I když volba Zdroj přerušení Adresa jednotlivých priorit přerušení v dané IE0 Vnější přerušení H úrovni vychází ze zkušeností z mnoha realizací mikroprocesorových systémů, TF0 Čítač/časovač 0 000BH nemusí v případě využití mnoha IE Vnější přerušení 003H přerušení vyhovovat pouze TF Čítač/časovač 00BH dvouúrovňové členění. Proto u některých RI +TI Sériový kanál 0023H výkonných následovníků (Siemens Tabulka 2. 80C537) je přerušovací systém členěn do čtyř úrovní priority, který uživateli poskytuje přeci jenom větší možnosti změn v prioritách jednotlivých přerušení. b 7 b 6 b 5 b 4 b 3 b 2 b b 0 Bit PS PT PX PT0 PX0 Adresa = B8H BC BB BA B9 B8 Bitová adresa (hex) Obr.2 Přiřazení bitů úrovně priority přerušením v IP K využití přerušovacího systému musíme ještě znát jakým způsobem je realizováno volání příslušného obslužného podprogramu přerušení. U procesorů z řady 805 má každý zdroj přerušení definovanou pevnou adresu, na kterou po přijetí žádosti o přerušení, dokončení probíhající instrukce a uložení návratové adresy (adresy následující instrukce za právě dokončenou instrukcí) do zásobníku, předá procesor řízení. Adresy přerušení jsou od sebe vzdáleny pouze o 8 adresových míst viz. tab.2 a proto na nich bývá obvykle uložena pouze instrukce nepodmíněného skoku na vlastní obslužný podprogram zakončený instrukcí RETI (Return from interrupt). Žádosti o přerušení (příznaky IE0,IE,TF0,TF,RI+TI) se vzorkují v době S5P2 každého strojového cyklu procesoru a vyhodnocují se v následujícím cyklu. Je-li některý z příznaků nastaven a není splněna žádná z podmínek zabraňujících vyvolání obslužného podprogramu, přerušovací systém provede instrukci LCALL (dlouhé volání podprogramu) na příslušnou adresu určenou tab.2. Kromě individuálního nebo globálního zakázání přerušení v registru IE, může jeho vyvolání oddálit právě probíhající přerušení se stejnou nebo vyšší úrovní priority, doposud nedokončená instrukce nebo právě probíhající instrukce RETI (návrat z přerušení) nebo instrukce zasahující do registrů IE a IP. Druhá podmínka zajišťuje, že před přechodem do obslužného podprogramu se rozdělaná instrukce nejprve dokončí. Poslední podmínka zajišťuje, že po instrukci RETI nebo instrukci zasahující do registrů IE a IP je vykonána ještě jedna instrukce a teprve potom je provedeno směrování na příslušný vektor přerušení. Cyklus vyhodnocení se opakuje v každém 4

17 strojovém cyklu a vyhodnocují se v něm platné (navzorkonané) hodnoty v periodě S5P2 předchozího strojového cyklu. Není-li žádost o přerušení obsloužena, protože byla platná některá z blokovacích podmínek, pak v době, kdy už není aktivní se neobslouží, i když podmínky blokování zanikly. Žádost neobslouženého příznaku přerušení se nikde neuchovává (vyjma příznaku), a v každém cyklu vyhodnocení se pracuje s novými hodnotami získanými v předcházejícím strojovém cyklu. Aby vzorkování vnějších přerušení INT0, INT bylo správné, musí při aktivaci přerušení sestupnou hranou ( 0 ) trvat hodnota log. i log.0 na vstupech INT0, INT alespoň 2 period oscilátoru (jeden strojový cyklus). V případě aktivace nízkou úrovní signálu, musí žádost trvat tak dlouho, dokud nedojde k přechodu do obslužného podprogramu. Nebude-li žádost v průběhu obslužného podprogramu zrušena, potom dojde k opětovnému vyvolání přerušení. C C2 C3 C4 C5 strojový cyklus CLK S5 P P2 S6 Vzorkování žádostí Žádost o přerušení Zpracování žádostí o přerušení Obr.3 Nejrychlejší odezva na přerušení LCALL adresa Volání obslužného podprogramu První instrukce obslužného podprogramu t Na obr.3 je zobrazena situace při přijetí žádosti o přerušení v případě, kdy procesor zpracovává jednocyklové instrukce nepracující s registry IE a IP. V cyklu C před periodou S5P2 přichází žádost o přerušení, která se vyhodnocuje v cyklu C2. Jsou-li splněny všechny podmínky pro vyvolání přerušení, potom v cyklech C3 a C4 je generována instrukce LCALL na příslušnou adresu obslužného podprogramu. V cyklu C5 potom může být zpracována první instrukce obslužného podprogramu. Vznikne-li žádost o přerušení s vyšší prioritou před periodou S5P2 strojového cyklu C3, potom bude přerušení obslouženo podle výše uvedených pravidel během strojových cyklů C5 a C6, aniž se vykoná jediná instrukce obslužného podprogramu s nižší prioritou. Mezi vznikem požadavku na přerušení a první instrukcí obslužného programu proběhnou nejméně tři strojové cykly. Odezva na přerušení se prodlouží při platné podmínce blokující přechod do obslužného podprogramu. V případě probíhajícího přerušení se stejnou nebo vyšší úrovní priority, je doba čekání závislá na délce a vlastnostech obslužného podprogramu. Není-li vyhodnocení žádostí prováděno v posledním cyklu instrukce, potom prodloužení odezvy nebude větší než 3 strojové cykly (instrukce MUL a DIV trvají 4 cykly). Probíhá-li právě instrukce RETI nebo instrukce operující s IE nebo IP, prodlouží se doba odezvy nejvíce o 5 strojových cyklů ( cyklus pro dobíhající instrukci a 4 cykly za dokončení nejdelší následující instrukce MUL nebo DIV). Využíváme-li v systému pouze jedno přerušení, potom časová odezva bude vždy delší než 3 a kratší než 9 strojových cyklů. 5

18 INT0 0 IT0 IE0 TF0 INT0 0 IT IE TF TI IS RI TCON (řízení časovačů - bitově adresovatelný): TF TR TF0 TR0 IE IT IE0 IT0 čítače/časovače vnější přerušení vnější přerušení 0 IT0: - se ovládá programově (SW) IT0 = 0 - přerušení je vyvoláno úrovní 0 na vstupu INT0 IT0 = - přerušení je vyvoláno sestupnou hranou (změnou 0 ) IE0: - nastavuje se hardwarově (technicky) při zjištění žádosti o přerušení - nuluje se hardwarově (HW): a) IT0 = 0 po návratu vstupu INT0 na úroveň

19 INT IE žádost o přerušení t - kopíruje se negace INT b) IT0 = při přechodu do obslužného podrogramu - lze programově (SW) testovat instrukcemi podmíněného skoku (JNB, JB) INT žádost o přerušení t IE vrátí se, až se začne vykonávat obslužný program Řízení přerušovacího systému: IE0 (INT0) EX0 EA (volba priority) PX0 žádost o přerušení s vyšší prioritou TF0 (č. 0) IE (INT) TF (č. ) ET0 EX ET PT0 PX PT vektor přerušení (adresa počátku obslužného podprogramu) žádost o přerušení s nižší prioritou IS (s. kanál) ES PS vektor přerušení (adresa počátku obslužného podprogramu)

20 Sériový kanál Jednou z velkých výhod procesoru 805, zvláště v době jeho vzniku, byl a je plně duplexní sériový kanál integrovaný na čipu procesoru umožňující komunikaci ve standardním 8 a 9-bitovém asynchronním režimu nebo 8-bitovém synchronním režimu s pevnou přenosovou rychlostí. Tím byla výrazně usnadněna komunikace s nadřízeným počítačem např. typu PC, k jejíž realizaci je v současné době zapotřebí jeden integrovaný obvod (MAX232, MAX233) zajišťující převod sériového kanálu v úrovních TTL na úrovně RS232C (V28). Plně duplexní sériový kanál umožňuje současně vysílat i přijímat hodnoty po tomto kanálu tvořeného minimálně 3 vodiči (RxD,TxD a Zem). Přijímací kanál je vybaven vyrovnávacím registrem, do kterého jsou uložena právě přijatá data, čímž je umožněn okamžitý příjem další dat. Přijatá data však musí být převzata dříve než je dokončen příjem následujících dat, který by způsobil přepsání původních dat. Procesor není vybaven příznaky indikující ztrátu přijatých dat (chybu přeplnění), chybu rámce a parity nebo indikaci přerušení, které jsou obvyklé u specializovaných obvodů. Přijímací i vysílací registr je přístupný na adrese registru speciálních funkcí se symbolickým označením SBUF - registr sériového kanálu. Zápisem se naplňuje vysílací registr, čtením SBUF je přečtena hodnota přijatá fyzicky odlišným posuvným přijímacím registrem přepsaná do vyrovnávacího registru. Sériový kanál může pracovat ve čtyřech módech v závislosti na naprogramováním registru SCON a nejvyššího bitu v registru PCON. SCON - Registr módu a řízení sériového kanálu se skládá z 8 bitů, jejichž umístění je zobrazeno na obr.4 a jejich význam je následující: SM0,SM - Konfigurační bity určují jeden ze čtyř módů sériového kanálu, které jsou popsány tabulkou 3. b 7 b 6 b 5 b 4 b 3 b 2 b b 0 SM0 SM SM2 REN TB8 RB8 TI RI Adresa = 98H 9F 9E 9D 9C 9B 9A Bitová adresa (hex) Obr.4 Rozložení bitů v registru SCON SM,SM0 Mód Typ přenosu Bitová rychlost Synchronní 8 bitový bez rám. f osc / 2 synchronizace 0 8 bitový UART časovač bitový UART f osc / 32,f osc / bitový UART časovač Tabulka 3. Bit 6

21 Posun RxD TxD D0 D D2 D3 D4 D5 D6 D7 S3P S6P t t t Obr.5 Časování sériového kanálu v módu 0 Mód 0 - Sériová data se vysílají nebo přijímají vstupem P3.0 označeném RxD synchronně s hodinovým posouvacím signálem vysílaným na výstupu TxD=P3.. Vysílá se 8 datových bitů, počínaje bitem s nejmenší váhou obr.5. Přenosová rychlost je pevná a rovna /2 kmitočtu oscilátoru. Mód - 8-bitový UART obr.6. Hodnoty se vysílají výstupem TxD a přijímají vstupem RxD a skládají se z deseti intervalů určených převrácenou hodnotou přenosové rychlosti v baudech pro přenos jednotlivých bitů. První bit je vždy nulový (log.0) a představuje tzv. start bit, po němž následuje 8 přenášených bitů počínaje bitem s nejmenší váhou a posledním, který je vždy v log. a představuje tzv. stop bit (přesně jeden stop bit). Při příjmu se stop bit ukládá do bitu RB8 v registru SCON. Přenosová rychlost je volitelná a je určena periodou přetečení čítače/časovače a hodnotou nejvyššího bitu v registru PCON. Pro přenosovou rychlost můžeme za předpokladu, že čítač pracuje v módu 2, snadno odvodit tento vztah Přenosová rychlost = SMOD 2 fosc = * T 32 2*[256 -(TH)] kde (TH) je obsah registru THa f osc je kmitočet oscilátoru. Pro dosažení nízkých přenosových rychlostí se využívá čítač v módu, kde po vzniku přerušení provedeme programové přednastavení potřebnou 6-bitovou hodnotou. Posun t TxD nebo RxD Start bit D0 D D2 D3 D4 D5 D6 D7 Stop bit t TI nebo RI T t Obr.6 Časování sériového kanálu v módu 7

22 Posun t TxD nebo RxD TI nebo RI Start bit D0 D D2 D3 D4 D5 D6 D7 TB8 nebo RB8 Stop bit t t Obr.7 Časování sériového kanálu v módu 2 a 3 Mód 2-9-bitový UART. Při vysílání je na vývodu TxD generováno bitů v odpovídajících intervalech daných přenosovou rychlostí uvedených start bitem (log.0) a ukončených jedním stop bitem (log.) jako v předcházejícím módu. Přijímaný znak přichází přes vstup RxD. Devátým vysílaným bitem je hodnota bitu TB8 z registru SCON a přijatý 9-tý bit se ukládá do bitu RB8 v registru SCON a stop bit se ignoruje. Devátý bit může být využit k přenosu hodnoty (9 bitů) nebo k přenosu zabezpečovacího bitu například parity P (ochrany proti chybě v jednom bitu při přenosu), kterou získáme z registru PSW, jestliže ve střadači je uložena přenášená hodnota. Přenosová rychlost je dána /32 nebo /64 kmitočtu oscilátoru v závislosti na hodnotě bitu SMOD v registru PCON. Mód 3-9-bitový UART s programovatelnou přenosovou rychlostí. Příjem i vysílání hodnot probíhá stejně jako v módu 2 s tím, že přenosová rychlost je určena periodou přetečení čítače/časovače a nastavení bitu SMOD. Ve všech čtyřech režimech se vysílání spouští instrukcí, která využívá SBUF jako cílový registr (zápisem do SBUF). Příjem v módu 0 se spouští podmínkami RI=0 a REN=. V ostatních režimech se příjem spouští příchodem start bitu při REN=. SM2 - Bit povolující vytvoření víceprocesorové sériové sběrnice v módu 2 a 3. Je-li v módu 2 a 3 nastaven příznak SM2=, pak se RI nenastaví (nemůže být vyvoláno přerušení), jestliže přijatý devátý bit (RB8) má hodnotu log.0. V módu může být SM2 využit ke kontrole platnosti stop bitu a příjmu dat s jenom platným stop bitem. V módu 0 se bit SM2 nevyužívá. REN - Povolení příjmu (REM=). Bit se nastavuje i nuluje programově TB8 - Devátý datový bit při vysílání. Vysílá se v módech 2 nebo 3. Nastavuje a nuluje se programově. RB8 - Devátý datový bit při příjmu. Přijímá se v módech 2 nebo 3. V módu při SM2=0, obsahuje RB8 přijatý stop bit. V módu 0 se RB8 nevyužívá. TI - Příznak prázdného vysílacího posuvného registru se nastavuje obvodově v okamžiku vysílání 8 přenášeného bitu v módu 0 nebo na začátku vysílání stop bitu v ostatních módech. Příznak TI je společně s příznakem RI zdrojem žádosti o přerušení sériového kanálu a proto nemůže být z důvodu identifikace zdroje (od TI nebo RI) přerušení nulován obvodově. Proto uživatel sám musí po přijetí žádosti rozlišit, zda se jedná o žádost od příjmu (RI) nebo vysílání (TI), a teprve potom příslušný příznak programově vynulovat. 8

23 RI - Příznak přijatých platných dat se nastaví na konci příjmu 8 bitu v módu 0 nebo uprostřed přijímaného stop bitu v ostatních módech. Příznak se stejně jako TI nuluje programově, aby bylo možné rozlišit příčinu přerušení. Multiprocesorová komunikace Režim 2 a režim 3 je vybaven prostředky, které umožňují realizovat multiprocesorovou komunikaci. V těchto režimech se přijímá devět datových bitů, z nichž devátý bit se ukládá do Příjem Vysílání Master adresa - 50H --- Slave adresa - 5H adresa - 52H Slave 2 adresa - 53H adresa - 54H Slave 3 adresa - 55H adresa - 56H TxD RxD TxD RxD TxD RxD TxD RxD MUX Obr.8 Jedna z možných multiprocesorových konfigurací s procesory 805 bitu RB8 v řídícím registru sériového kanálu SCON. Sériový kanál lze naprogramovat pomocí bitu SM2 z registru SCOM tak, aby se při příjmu stop bitu aktivovalo přerušení od sériového kanálu jedině tehdy, je-li logická hodnota RB8=. Této možnosti lze využít v klasické multiprocesorové konfiguraci (Master - slave) následujícím způsobem obr.8. Chce-li nadřízený procesor (master) přenášet do jednoho z podřízených procesorů (slave) blok dat, vyšle nejdříve adresový byte, který indentifikuje cílový procesor. Adresový byte se liší od datového bitu logickou hodnotou právě devátého bitu. U adresového bytu je v devátém bitu log., zatímco datový byte obsahuje v devátém bitu log.0. Je-li logická hodnota SM2=, pak nebude žádný procesor přerušován datovým bytem, avšak adresový byte přeruší všechny podřízené procesory. Testováním přijatého bytu může každý procesor zajistit, zda je adresován a následující datové údaje jsou určeny pro jeho činnost. Adresovaný podřízený procesor vynuluje bit SM2 a připraví se k příjmu datových bytů. Ten podřízený procesor, který nebyl adresován, ponechá svůj bit SM2 nastaven a pokračuje v původní činnosti před přerušením a ignoruje přecházející datové byty. Formát takové zprávy, která se přenáší mezi procesory je tvořen adresou následovanou vlastní informací s délkou n bytů takto adresa, byte dat, 2 byte dat,, n byte dat Například pro přenos hodnot 55H a AAH z procesory master do slave bude vypadat následovně adresa 55H AAH Komunikace z podřízeného do řídícího mikroprocesoru bude probíhat obdobným způsobem s tím, že například jinou adresou vyzve nadřízený procesor jeden z podřízených procesorů k přenosu dat. Ten zajistí připojení výstupu TxD na vstup RxD nadřízeného procesoru a realizuje přenos, který je v takovéto konfiguraci nemusel být uveden adresou. Vzhledem k tomu, že výstupy brány 3, kde je 9

24 vývod TxD, jsou realizovány s otevřeným kolektorem, mohou být jednotlivé výtupy TxD paralelně spojeny a připojeny na vstup RxD nadřízeného procesoru. Podmínkou takového propojení je, že vysílání bude realizováno pouze jedním podřízeným procesorem. Režimy se sníženou spotřebou U aplikací, kde není vyžadována soustavná činnost a jsou kladeny přísné požadavky na spotřebu energie je obvykle nutné u procesorů využívat režimů se sniženou spotřebou. Procesory z řady 805 umožňují v závislosti na tom, v jaké technologii jsou vyrobeny režimy se sníženým příkonem a se sníženým napájením. U starých procesorů vyrobených v technologii HMOS je snížení příkonu možné pouze v režimu s vypnutým napájením, při kterém chceme uchovat obsah paměti RAM na čipu. Pro tento účel byl procesor vybaven vstupem pro pomocný (záložní) zdroj napětí U PD sdružený se vstupem nulování procesoru RST. Zjistí-li uživatelský systém, že dochází k poklesu napájecího napětí, musí přerušit činnost procesoru a přesunout důležité údaje do paměti RAM na čipu procesoru. Potom připojí zdroj pomocného napětí na vstup RST a vygeneruje tak nulování procesoru (RESET). Tato činnost musí být ukončena dříve než napětí U CC poklesne pod spodní úroveň provozního napětí určeného výrobcem. Po opětovném naběhnutí napájení musí zůstat záložní napětí tak dlouho, dokud nedojde k spolehlivé činnosti oscilátoru procesoru (0ms), U CC nedosáhne alespoň spodní úroveň provozního napětí. Po splnění všech podmínek může být provozní napětí odpojeno a procesor může zahájit normální činnost. Moderní procesory vyrobené v CHMOS technologii jsou vybaveny dva režimy se sníženým příkonem, do kterých lze procesor uvést nastavením příslušných bitů v registru PCOM. Vstupem, na který se přivádí záložní napětí, je vývod pro vlastní napájení U CC. b 7 b 6 b 5 b 4 b 3 b 2 b b 0 Bit SMOD PD IDL Adresa RAM 87H Obr.8 Rozložení bitů v registru PCON PCON - Registr řízení napájení (Power control) obsahuje u jádra procesoru 80(C)5 jeden nebo tři bity obr.9. První odlišností tohoto registru od všech předcházejících je to, že jeho bity nejsou bitově adresovatelné a musí být jeho obsah měněn zápisem celého nového bytu. Nejvyšší bit označený SMOD nemá s řízením napájení nic společného a je pouze doplňujícím bitem pro řízení sériového kanálu SMOD sloužícím k zdvojnásobení jeho přenosové rychlosti. Jedná-li se o procesor, který je vyroben v HMOS technologii, potom je tento bit jediným bitem využívaným z registru PCOM. U procesorů vyrobených v technologii CMOS jsou využívány další dva bity označené PD a IDL, které slouží k uvedení procesoru do módů se sníženou spotřebou. Instrukce, která nastaví bitu IDL do log. je poslední instrukcí provedenou před přechodem do tzv. Idle módu, u kterého jsou všechny aktivity jádra procesoru zastaveny. Oscilátor i periferní obvody jako je sériový kanál, časovače, atd. pokračují v dál. Zůstává zpracován stav procesoru jako je ukazatel zásobníku, programový čítač, stavové slovo, střadač i zbývající speciální registry a vnitřní stav 20

25 datové paměti RAM. Stavy vstupně/výstupních bran drží svůj logický stav, který měly v době přechodu do Idle módu. Signály ALE a PSEN se stávají neaktivní. Uvedený mód, při kterém klesne spotřeba obvodu na cca 5mA, lze opustit přijetím libovolného nezamaskovaného přerušení některé z periferií nebo vynulováním procesoru. Přijetí přerušení obvodově vynuluje bit IDL a procesor obslouží příslušné přerušení a přejde do normální činnosti. Po provedení instrukce RETI a ještě jediné instrukce může být znovu uveden do módu Idle. Nastavením bitu PD do log. uvedeme procesor do tzv. Power down módu, u kterého jsou zastavena činnost celého procesoru včetně periferií i oscilátoru a díky tomu se sníží odběr ze zdroje až na desítky µa. Stejně jako v předcházejícím módu je instrukce, která nastaví bit PD do log. poslední instrukcí provedenou před přechodem do power down módu. Zůstává zachován stav registrů speciálních funkcí a vnitřní paměti RAM. Oproti předcházejícímu módu nemohou být generována přerušení od vnitřních periferií a procesor může uvedený mód opustit pouze vynulováním. Tato funkce však znovu definuje obsah všech registrů speciálních funkcí, obsah paměti RAM se nezmění. V tomto režimu může být dále snížen odběr snížením záložního napájení až na hodnotu 3,3V. S výhodou tak lze využít obvodů MAX690 až MAX696 sdružujících watchdog, komparátor napětí a přepínač záložního napájení. Zapojení vývodů mikroprocesoru 805 Klasický mikroprocesor 805 se vyráběl plastikovém nebo keramickém pouzdře DIL se čtyřiceti vývody obr.9, nyní se většinou využívá plastikového pouzdra PLCC se čtyřiceti čtyřmi vývody. Ke své činnosti vyžaduje jedno napájecí napětí Ucc = 5 V a Uss = 0 V a připojení piezokeramického rezonátoru ("krystalu") k vývodům XTAL a XTAL2 obvodu vnitřního oscilátoru. Procesor je vybaven 4 vstupně/výstupními branami P0 až P3 z nichž P0,P2 a P3 obsahují další funkce, které jsou závislé na tom, zda využíváme vnější paměť programu nebo dat, vnější přerušení, vnější vstupy Obr.9 časovačů nebo sériový kanál. Pro řízení vnější paměti je procesor vybaven řídícími signály ALE (pro zápis spodní poloviny platné adresy A0 až A7) PSEN (pro čtení z vnější paměti programu) a RD a WR (pro čtení nebo zápis do vnější datové paměti). Kromě uvedených signálů je procesor vybaven již zmíněným vstupem EA, který určuje přístup k vnější programové paměti, a nulovacím vstupem RESET s aktivní úrovní v log.. Na tomto místě je třeba upozornit na to, že řada následovníků má aktivní úroveň nulovacího impulzu opačnou (log.0), jak bývá u většiny procesorů obvyklé. Na obr.20 je zobrazen nejjednodušší nulovací obvod, který musí zajistit, aby RESET= nejméně po dva strojové cykly v době plné činnosti oscilátoru. Ačkoliv se úloha zdá být jednoduchá, je otřeba si uvědomit, že napájecí zdroj může mít relativně pomalý náběh a vnitřní oscilátor je obvykle nastartován mezi 5ms až 0ms po dosažení napájecího napětí. Je třeba připomenout, že tento jednoduchý obvod není vhodný pro systémy se zálohovanou pamětí dat RAM nebo EEPROM. V okamžiku odpojení nebo poklesu napájecího EA/VP XTAL XTAL2 RESET INT0 INT T0 T P.0 P. P.2 P.3 P.4 P.5 P.6 P P0.0 P0. P0.2 P0.3 P0.4 P0.5 P0.6 P0.7 P2.0 P2. P2.2 P2.3 P2.4 P2.5 P2.6 P RD 7 WR 6 PSEN 29 ALE/P 30 TXD RXD 0 2

26 . C CRYSTAL C2 RESISTOR VCC 805 R 805 XTAL U?A 2 XTAL XTAL2 74ALS04 XTAL2 a) b) Obr.22 Synchronizace mikroprocesoru 805 napětí nedojde k vytvoření nulovacího impulzu, který by vyřadil procesor z činnosti po dobu napájecího napětí mimo tolerance stanovené výrobcem. Necháme-li procesor v tomto rozsahu napájecího napětí pracovat, potom má "dostatek času" k přepsání zálohovaných dat. V takových případech musíme použít nulovací obvod (TL7705) nebo nulovací generátor s obvodem watchdog (MAX690 až MAX699). Obvod nulování u verze HMOS je spojen s vývodem nulování RST/VDP a současně se jím přivádí záložní napájecí napětí při úsporném režimu pro paměť RAM. U verze CMOS se záložní napětí přivádí vývodem Ucc. Provedení RST vstupu pro obě verze je na obr. 2a), b). Obsahy registrů speciálních funkcí po resetu jsou RST/VPD V cc Obr.2 int. RAM Schmittův klop. obv. obvod nulování RST Schmittův klop. obv. a) HMOS b) CMOS obvod nulování VCC 805 XTAL SW C RST R R2 Obr. 20 Reset obvod v následující tabulce. registr obsah registr obsah registr obsah registr obsah PC 000h DPTR 0000h TL0, 00h SBUF náhodný ACC 00h P0-P3 00h SCON 00H PCON/H 0xxxxxxxB B 00h TMOD 00h T2CON 00H PCON/C 0xxx0000B PSW 00h TCON 00h RCAP2H 00H IP xx000000b SP 07h TH0, 00h RCAP2L 00H IE 0x000000B Synchronizační signál je obvykle tvořen vnitřním oscilátorem, ke kterému připojujeme krystal dle obr.22a. Kmitočet oscilátoru u standardního mikroprocesoru 805 se může pohy- bovat v rozsahu,2mhz až 2MHz. U následovníků zůstává spodní kmitočet shodný, ale nejvyšší kmitočet může do- sáhnout až 33MHz. V takovém případě budeme-li využívat synchronizační kmitočty nad 20MHz, pak budeme většinou využívat vnější oscilátory, které připojíme k mikroprocesoru dle obr. 22 b. 22

27 Časování centrální procesorové jednotky Strojový cyklus procesoru se skládá ze šesti stavů označených S,S2,...,S6, z nichž každý je dále rozdělen na dvě fáze P a P2. Každý strojový cyklus je tak tvořen 2 fázemi označovanými SP, SP2, S2P,..., S6P2 shodnými s periodami synchronizačního oscilátoru. Na obr.23 je zobrazeno časování čtení a vykonání čtyř možných typů instrukcí procesoru 805 vzhledem k jeho vnitřnímu časování, které je uživateli nedostupné. Pro lepší orientaci jsou na obr.23 zobrazeny i průběhy signálů ALE a XTAL2. Signál ALE se normálně aktivuje dvakrát během jednoho strojového cyklu. Poprvé ve fázi SP2 až S2P a podruhé během S4P2 až S5P s výjimkou přístupu do vnější paměti dat (MOVX), kdy v druhém cyklu je vynechán první cyklus ALE. Z tohoto důvodu není vhodné využívat signál ALE k časování v navrhovaném systému. Realizace jednocyklové instrukce začíná ve fázi SP2 uložením přečteného operačního znaku do registru instrukcí. Ve stavu S4 ještě téhož strojového cyklu se provádí čtení ještě jednoho bytu z následujícího paměťového místa. Je-li přečtený byte využit v instrukci (dvoubytová a jednocyklová nebo dvoubytová a dvoucyklová instrukce), potom čítač instrukcí je inkrementován. Je-li zpracovávaná instrukce jednobytová a jednocyklová, potom přečtený byte ve stavu S4 je ignorován a čítač instrukcí se nemění. Instrukce je vykonána ve fázi S6P2. V případě jednobytové dvoucyklové instrukce je situace stejná jako u předcházejícího případu s tím, že čtení dalšího bytu je ignorováno třikrát. Jedinou výjimkou je instrukce přístupu do vnější paměti MOVX, která jako bytová dvoucyklová instrukce negeneruje ve fázi SP2 až S2P druhého cyklu signál ALE a nerealizuje oba výběry dalšího bytu (čtecí cyklus externí datové paměti obr.24.). Na obr. 24 je souhrně naznačeno časování externích periferií a interních rozhraní (bran a seriového kanálu). Nižší byte adresy externí datové paměti vystupuje bránou P0 v dobáchs5p až S6P a musí být zapsána do záchytného registru signálem ALE, signál RD# trvá od SP do S3P2, uvolní výstup datové paměti a ten je vzorkován v době S2P2 a přenesen na interní sběrnici procesoru. Horní byte adresy (obsah DPH) 23