1 Smíšené digitálně-analogové simulace

Transkript

1 1 Smíšené digitálně-analogové simulace Cílem cvičení je osvojení práce s analogově-digitálními obvody a komplexní realizací modelu součástky na základě blokového schématu. Cíle cvičení Integrující AD převodník s dvojsklonnou integrací. 1.1 AD převodník s dvojsklonnou integrací Zadání Vytvořte model integrujícího AD převodníku s dvojsklonnou integrací a ověřte jeho funkci. Vykreslete časové průběhy převodu a určete základní parametry tohoto převodníku: (doba převodu, LSB a bitový šum při maximálním rozlišení). Postup 1. Na základě blokového schématu AD převodníku, který je uveden na konci této kapitoly včetně popisu, bude nutné vytvořit schéma. 2. Schéma bude využívat asynchronní RS klopný obvod, který bohužel není v knihovně prvků k dispozici bude nutné jej vytvořit jako hierarchický blok (viz následující schéma). a. Nakreslit schéma RS klopného obvodu včetně portů. Netlist * Schematics Netlist * X_HB1_U1A START START HB1_1 X_HB1_U2A RESET RESET HB1_2 X_HB1_U3A HB1_1 HB1_3 S1 X_HB1_U4A S1 HB1_2 HB1_3 Schéma Obr. 1.1: Schéma zapojení RS klopného obvodu potřebného pro integrační A/D převodník (vložení portů PORTLEFT-R, PORTLEFT-L po zmáčknutí ikony Place port. 3. Před zapouzdřením přejmenovat Schematic na RS a Page1 na HB1. Provést zapouzdření, tj. do projektu vložit nový Schematic a do něj novou stránku, příkaz Place-Hierarchical Block, a v otevřeném okně zadat Reference: HB1, Implementation type: Schematic View, Implementation name: RS. Kliknutím a tažením na kreslícím plátně se vykreslí zapouzdřený blok, jehož vývody lze s použitím myši upravit (RS na

2 straně vstupů, Q na straně výstupu). Správnost realizace RS klopného obvodu je vhodné ověřit simulací logické funkce. Obr. 1.2: Vytvoření hierarchického bloku RS klopného obvodu 4. Vytvořit kompletní schéma vnitřního zapojení AD převodníku (viz níže). 5. Pro realizaci komparátoru můžete využít blok pro behaviorální modelování ABM1 s hodnotou definované podmínky IF(V(%IN)>0,3,0). Hodnota 3 V na výstupu při splnění podmínky postačuje pro buzení následných logických obvodů a nezpůsobuje kritické konvergenční chyby při časové simulaci, pro přílišnou změnu napětí. (Pspice při simulaci sleduje trendy jednotlivých napětí a při příliš rychlém růstu některé z hodnot ukončí simulaci). 6. Ověřte správnost realizace AD převodníku.

3 Obr. 1.3: Kompletní schéma zapojení integračního A/D převodníku (DigClock/SOURCE, S/ANALOG, S1 je mirrored horizontaly)

4 Netlist * Schematics Netlist *.EXTERNAL INPUT Vin.EXTERNAL OUTPUT D0.EXTERNAL OUTPUT D1.EXTERNAL OUTPUT D2.EXTERNAL OUTPUT D3.EXTERNAL OUTPUT D4.EXTERNAL OUTPUT D5.EXTERNAL OUTPUT D6.EXTERNAL OUTPUT D7.EXTERNAL OUTPUT END.EXTERNAL INPUT START X_S2 S2 0 N00761 N00946 SCHEMATIC1_S1 R_R1 N00761 N k X_HB1_U1A START START HB1_1 $G_DPWR $G_DGND IO_LEVEL=0 X_HB1_U2A RESET RESET HB1_2 $G_DPWR $G_DGND IO_LEVEL=0 X_HB1_U3A HB1_1 HB1_3 S1 $G_DPWR $G_DGND IO_LEVEL=0 X_HB1_U4A S1 HB1_2 HB1_3 $G_DPWR $G_DGND IO_LEVEL=0 E_U6 N VALUE {LIMIT(V(0,N00803)*1E6,-5V,+5V)} X_U2 N02376 $D_HI $D_HI N02070 $D_HI $D_HI $D_HI $D_HI +$D_HI D4 D5 D5 + D5 RESET $G_DPWR $G_DGND V_V1 N V C_C1 N00803 N n E_ABM1 ZERO 0 VALUE { IF(V(N00830)>0,3,0) } X_S3 END 0 N SCHEMATIC1_S1 U_DSTM1 STIM(1,1) $G_DPWR $G_DGND CLOCK IO_STM +IO_LEVEL= nS 1 REPEAT FOREVER +500nS nS 1 ENDREPEAT X_U3A S1 CLOCK N01688 $G_DPWR $G_DGND 7400 X_U7 ZERO END $G_DPWR $G_DGND BUF X_U4A S2 CLOCK N01734 $G_DPWR $G_DGND 7400 X_U1 COUNT $D_HI $D_HI N02070 $D_HI $D_HI $D_HI $D_HI +$D_HI D0 D1 D2 D3 + N02376 $G_DPWR $G_DGND X_U5A N01688 N01734 COUNT $G_DPWR $G_DGND IO_LEVEL=0 X_S1 S1 0 N00761 Vin SCHEMATIC1_S1 X_U12 START N02070 $G_DPWR $G_DGND INV X_HB2_U1A RESET RESET HB2_1 $G_DPWR $G_DGND IO_LEVEL=0 X_HB2_U2A ZERO ZERO HB2_2 $G_DPWR $G_DGND IO_LEVEL=0

5 X_HB2_U3A HB2_1 HB2_3 S2 $G_DPWR $G_DGND IO_LEVEL=0 X_HB2_U4A S2 HB2_2 HB2_3 $G_DPWR $G_DGND IO_LEVEL=0.subckt SCHEMATIC1_S S_S _S1 RS_S G.MODEL _S1 VSWITCH Roff=1e6 Ron=1.0 Voff=0.0V Von=3V.ends SCHEMATIC1_S1 7. Použijte vytvořené interní schéma pro zapojení převodníku do testovacího obvodu v zapouzdřené podobě. 8. Na vstup AD převodníku přiveďte proměnné vstupní napětí a ověřte kompletní funkci převodníku. 9. Určete požadované parametry tohoto převodníku. Netlist * Schematics Netlist * V_V1 IN 0 5Vdc U_DSTM1 STIM(1,1) + $G_DPWR $G_DGND + N IO_STM + IO_LEVEL=0 + 0s u 0 + REPEAT 10 TIMES u u 0 + ENDREPEAT Schéma Obr. 1.4: Schéma zapojení zdroje signálu k integračnímu A/D převodníku

6 Výsledky Obr. 1.5: Výsledné charakteristiky integračního A/D převodníku Obr. 1.6: Výsledné charakteristiky integračního A/D převodníku

7 Popis Převodník v prvním kroku integruje vstupní napětí a ve druhém kroku referenční napětí. Příchodem startovacího impulzu na vstup S se klopný obvod KO1 na výstupu Q nastaví a sepne spínač S 1. Integrátor integruje vstupní napětí uvst po dobu T 1 = 2n, určenou f naplněním čítače s kapacitou 2 n impulzy s kmitočtem f z pomocného generátoru, které procházejí přes otevřené hradlo H1. Na konci prvního kroku bude výstupní napětí integrátoru T u i (T 1 ) = u 1. Po naplnění čítače se jeho signálem přeplnění vynuluje klopný obvod KO VST RC 1 a spínač S 1 se rozpojí. Naopak se nastaví klopný obvod KO 2, z jehož výstupu se ovládá spínač S 2, který připojí na vstup integrátoru záporné referenční napětí U ref < 0. Čítač nyní čítá impulzy z generátoru přes otevřené hradlo H 2. Integrátor integruje referenční napětí po dobu T 2, danou dosažením nulové hodnoty výstupního napětí ui. Jakmile výstupní napětí integrátoru projde nulou, signalizuje tuto situaci komparátor a vynuluje klopný obvod KO 2. Signálem z jeho výstupu se rozpojí spínač S 2 a uzavře hradlo H 2. Na výstupu čítače zůstane číslo D odpovídající době T 2 = u VST T U 1. Vyskytuje-li se na vstupu převodníku kromě ref měřeného napětí u VST i periodické rušivé superponované napětí u r, je potom vhodné volit dobu T 1 integrace jako násobek periody T r rušivého napětí. Integrátor pak totiž toto napětí účinně potlačuje bez ohledu na jeho velikost. Obr. 1.7: Schéma a princip činnosti integračního A/D převodníku