Příklad č. 1 Přepis informace ze vstupů (SW0 až SW3) na ledky (LEDG0 až LEDG3)

Rozměr: px
Začít zobrazení ze stránky:

Download "Příklad č. 1 Přepis informace ze vstupů (SW0 až SW3) na ledky (LEDG0 až LEDG3)"

Transkript

1 VHAD - Návod k VHDL hadovi Obsah Příklad č. 1 Přepis informace ze vstupů (SW0 až SW3) na ledky (LEDG0 až LEDG3)... 1 Příklad č. 2 Blikající LED... 3 Příklad č. 3 Časovač 1s... 4 Příklad č. 4 Had 8 x LED GREEN (změna vždy po 1s, svítí 1 LED)... 5 Příklad č. 5 Had 16 x LED RED (změna vždy po 1s, svítí 2 LED)... 6 Příklad č. 6 Had 16 x LED RED (změna vždy po 1s, svítí 3 LED, tam a zpět)... 7 Příklad č. 7 Modulární, snadno editovatelný, velmi přítulný had... 8 Příklad č. 1 Přepis informace ze vstupů (SW0 až SW3) na ledky (LEDG0 až LEDG3) LIBRARY ieee;use ieee.std_logic_1164.all; ENTITY sw4led IS ( SW: in std_logic_vector (3 downto 0 LEDG: out std_logic_vector (3 downto 0) END sw4led; ARCHITECTURE dataflow OF sw4led IS LEDG <= SW; END dataflow; Jméno architektury se dle obecného zvyku volí vždy jen podle typu jejího popisu, zde tedy dataflow, což naznačuje, že obsahuje pouhý kombinační obvod Možné zápisy přepisu přepínačů na LEDR LEDG <= SW; přepisuje všechny deklarované bity LEDG(0) <= SW(0 přepisuje pouze SW[0] na LEDG[0] SW: in std_logic_vector (3 downto 0 deklarace vstupního 4-bitového vektoru LEDG: out std_logic_vector (3 downto 0 deklarace výstupního 4-bitového vektoru Blíže se o vektorech i v 5. Přenášce, snímek 41 až 48] 1

2 Pro deklaraci vektoru volte vždy jen směr downto - vektory se směrem to a downto jsou vzájemně nepřevoditelné dají se převést jen kopírováním bit po bitu. port ( A, B: in std_logic_vector (7 downto 0 Z: out std_logic_vector (1 to 16) Pokud definujete několik vektorů stejného rozsahu, můžete využívat i atributy, což je něco jako property v Javě. SIGNAL x : std_logic_vector(31 downto 0 SIGNAL y : std_logic_vector(0 to 31 SIGNAL z1 : std_logic_vector(y'range --(0 to 31) SIGNAL z2 : std_logic_vector(0 to y'length-1 --(0 to 31) SIGNAL z3 : std_logic_vector(y'low to y'high --(0 to 31) signal ex: std_logic_vector(11 downto 8 ex left ex right ex high ex low ex range ex reverse_range ex length (11 downto 8) (8 to 11) 4 2

3 Příklad č. 2 Blikající LED LIBRARY ieee;use ieee.std_logic_1164.all; USE ieee.numeric_std.all; --knihovnu potrebujeme pro typ unsigned ENTITY blikajici_led IS ( CLOCK_50 : IN STD_LOGIC; LEDG : OUT STD_LOGIC_VECTOR(0 downto 0) END blikajici_led; ARCHITECTURE rtl OF blikajici_led IS signal count : unsigned(25 downto 0 process (CLOCK_50) if rising_edge(clock_50) then count <= count + 1; LEDG(0) <= count(25 Všimněte si, že komentáře ve VHDL kódu jsou vždy psané bez diakritiky obvodové železo nemá rádo háčky a diakritice nepřeje 3

4 Příklad č. 3 Časovač 1s LIBRARY ieee;use ieee.std_logic_1164.all; ENTITY Casovac_1s IS ( CLOCK_50 : IN STD_LOGIC; LEDG : OUT STD_LOGIC_VECTOR(8 downto 8) END Casovac_1s; ARCHITECTURE rtl OF Casovac_1s IS CONSTANT MAX: INTEGER := /2-1; SIGNAL clockticks: INTEGER RANGE 0 TO max:=0; ClocDivide:PROCESS(CLOCK_50) VARIABLE q2:std_logic:='0'; IF rising_edge(clock_50) THEN IF clockticks < MAX THEN clockticks <= clockticks + 1; ELSE clockticks <= 0; q2:=not q2; END IF; END IF; LEDG(8) <= q2; END PROCESS; Jméno architektury je zde opět zvoleno dle obecného zvyku, že jen specifikujeme způsob jejího popisu, zde tedy rtl register transfer logic, což naznačuje, že obsahuje sekvenční obvod. Pro jména architektur se obvykle volí jen jedno ze čtyř jmén structural, dataflow, rtl, nebo behavioral, poslední se používá skoro jako synonymom k rtl neboť značí, že architektura obsahuje popis chování obvodu. 4

5 Příklad č. 4 Had 8 x LED GREEN (změna vždy po 1s, svítí 1 LED) LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all; ENTITY had_tam IS ( CLOCK_50 : IN STD_LOGIC; LEDG : OUT STD_LOGIC_VECTOR(7 downto 0) END had_tam; ARCHITECTURE rtl OF had_tam IS signal registr : std_logic_vector(7 downto 0) := X"01"; signal tik : std_logic := '0'; div: process (CLOCK_50) constant MAX: integer:= ; variable count: integer range 0 to MAX:=0; if rising_edge(clock_50) then if count<max then count :=count+1; tik<='0'; else count:=0; tik <= '1'; shift: process (tik) if rising_edge(tik) then registr <= registr(6 downto 0) & registr(7 LEDG <= registr; 5

6 Příklad č. 5 Had 16 x LED RED (změna vždy po 1s, svítí 2 LED) LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all; ENTITY had_tam16 IS ( CLOCK_50 : IN STD_LOGIC; LEDR : OUT STD_LOGIC_VECTOR(15 downto 0) END had_tam16; ARCHITECTURE rtl OF had_tam16 IS signal registr : std_logic_vector(15 downto 0) := (1 downto 0=>'1', others=>'0' -- X " "; signal tik : std_logic := '0'; div: process (CLOCK_50) constant MAX: integer:= ; variable count:integer range 0 to MAX:=0; if rising_edge(clock_50) then if count<max then count :=count+1; tik<='0'; else count:=0; tik <= '1'; shift: process (tik) if rising_edge(tik) then registr <= registr(14 downto 0) & registr(15 LEDR <= registr; 6

7 Příklad č. 6 Had 16 x LED RED (změna vždy po 1s, svítí 3 LED, tam a zpět) LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all; ENTITY had_tam16zpet IS ( CLOCK_50 : IN STD_LOGIC; LEDR : OUT STD_LOGIC_VECTOR(15 downto 0) END had_tam16zpet; ARCHITECTURE rtl OF had_tam16zpet IS signal registr : std_logic_vector(15 downto 0) := (2 downto 0=>'1', others=>'0' -- " "; signal tik : std_logic := '0'; div: process (CLOCK_50) constant MAX: integer:= ; variable count:integer range 0 to MAX:=0; if rising_edge(clock_50) then if count<max then count :=count+1; tik<='0'; else count:=0; tik <= '1'; shift: process (tik) variable dolu:boolean := FALSE; if rising_edge(tik) then if dolu then registr <= registr(0) & registr(15 downto 1 dolu:=registr(1)/='1'; -- registr je signal, na rozdil od promenne pri cteni obsahuje porad stejnou hodnotu, -- i kdyz se ta v procesu prepise. V registr(1) je tedy to, co po posunu bude -- v registr(0), viz prednaska 6 snimky str. 38 az 40 else registr <= registr(14 downto 0) & registr(15 dolu:=registr(14)='1'; LEDR <= registr; 7

8 Příklad č. 7 Modulární, snadno editovatelný, velmi přítulný had V kódu se neustále opakuje dělič frekvence, což nemusí být šikovné, protože například pro simulaci musíme dělič vyřadit, protože není dobré simulovat dělení 50 miliony to se tedy načekáte, než by se Vám něco objevilo na výstupním grafu. Chceme-li dělič udělat jako externí obvod, který je samostatně editovatelný, nabízí se komponenty vyložené na 6. přednášce na snímcích 64 až 73. Zde jsme si říkali, že komponenty se chovají podobně jako deklarace tříd a tvorba jejich instancí. Jako univerzální dělič, využijeme třeba nějaký dělič z přednášky 8, či si upravíme dělič z příkladu 2 na samostatný modul. Dělič z příkladu 2 přejmenujeme na Delic50e6, protože to je ta funkce, kterou ve skutečnosti provádí s obecným vstupem CLK. Změny v jeho kód jsou vyznačené červeně. LIBRARY ieee;use ieee.std_logic_1164.all; ENTITY Delic50e6 IS ( CLK : IN STD_LOGIC; Q : OUT STD_LOGIC END Delic50e6; ARCHITECTURE rtl OF Delic50e6 IS CONSTANT MAX: INTEGER := /2-1; SIGNAL clockticks: INTEGER RANGE 0 TO max:=0; ClocDivide:PROCESS(CLK) VARIABLE q2:std_logic:='0'; IF rising_edge(clk) THEN IF clockticks < MAX THEN clockticks <= clockticks + 1; ELSE clockticks <= 0; q2:=not q2; END IF; END IF; Q <= q2; END PROCESS; 8

9 Podobně upravíme i posledního hada z příkladu 6. Zrušíme v něm hodinový blok, a signál TIK nahradíme vstupem, který opět pojmenujeme CLK tedy obecným jménem pro hodiny, a výstup pojmenujeme Q, tedy obecným výstupem, obvod již nebude Toplevel entity, ale vnořený, takže odkazy na jména z Pin Assignments nemají žádný význam. LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all; ENTITY had2tam16zpet IS ( CLK : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(15 downto 0) END had2tam16zpet; ARCHITECTURE rtl OF had2tam16zpet IS signal registr : std_logic_vector(15 downto 0) := (2 downto 0=>'1', others=>'0' -- " "; --signal tik : std_logic := '0'; --div: process (CLOCK_50) -- constant MAX: integer:= ; -- variable count:integer range 0 to MAX:=0; if rising_edge(clock_50) then -- if count<max then count :=count+1; tik<='0'; -- else count:=0; tik <= '1'; shift: process (CLK) variable dolu:boolean := FALSE; if rising_edge(clk) then if dolu then registr <= registr(0) & registr(15 downto 1 dolu:=registr(1)/='1'; -- registr je signal, na rozdil od promenne pri cteni obsahuje porad stejnou hodnotu, -- i kdyz se ta v procesu prepise. V registr(1) je tedy to, co po posunu bude -- v registr(0), viz prednaska 6 snimky str. 38 az 40 else registr <= registr(14 downto 0) & registr(15 dolu:=registr(14)='1'; Q <= registr; 9

10 Od nových obvodů Delic50e6.vhd a had2tam16zpet.vhd vytvoříme Symbol File pomocí známého postupu File -> Create/Update -> Create Symbol Files for Current File, které lze také volat i z kontextového menu souboru na záložce Files okna Project Navigator. Nyní vytvoříme Váš určitě oblíbený Block Diagram Schematic File, kterému dáme názvem například vhad.bdf. Do něho vložíme postupem, který znáte z kreslení schémat, oba nové bloky napsané ve VHDL. K blokům připojíme vstupy a výstupy CLOCK_50 a LEDR. Oba bloky spojíme a spojovací vodič pojmenujeme pomocí kontextového menu vodiče, aby ve výsledném souboru, který brzy vytvoříme, měl smysluplné jméno. Zvolíme například název CLOCK_1s. Výsledné schéma může vypadat asi takto Delic50e6 had2tam16zpet CLOCK_1s CLOCK_50 INPUT VCC CLK Q CLK Q[15..0] OUTPUT LEDR[15..0] PIN_N2 PIN_AE23 PIN_AF23 PIN_AB21 inst inst1 PIN_AC22 PIN_AD22 PIN_AD23 PIN_AD21 PIN_AC21 PIN_AA14 PIN_Y13 PIN_AA13 PIN_AC14 PIN_AD15 PIN_AE15 PIN_AF13 PIN_AE13 10

11 Schéma vhad.bdf, vytvořené v symbolickém editoru, převedeme nazpátek na VHDL kód. Volíme opět postup File -> Create/Update -> ale tentokrát ->Create HDL Design File for Current File. Vytvořený soubor VHAD.VHD se nám neobjeví v nabídce Files, protože obsahuje stejnou entitu jako VHAD.BDF, a můžeme překládat pouze jeden z nich. Přidáme si tedy VHAD.VHD do seznamu souborů ručně, přes kontextové menu záložky Files okna Projekt navigator Po přidání VHAD.VHD odstraníme ze seznamu na záložce Files původní soubor VHAD.BDF pomocí klávesy Delete soubor se tím nezruší, pouze zmizí ze seznamu překládaných souborů. Z nového VHAD.VHD uděláme Top-level Entitu. Můžeme ho přeložit a nahrát. Funguje zcela jako původní had z příkladu 6. 11

12 LIBRARY ieee; USE ieee.std_logic_1164.all; LIBRARY work; -- knihovna obsahujici soubory vytvorene projektem ENTITY vhad IS ( CLOCK_50 : IN STD_LOGIC; LEDR : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) END vhad; ARCHITECTURE bdf_type OF vhad IS COMPONENT delic50e6 -- komponenta, tedy neco jako deklarace tridy (CLK : IN STD_LOGIC; Q : OUT STD_LOGIC END COMPONENT; COMPONENT had2tam16zpet (CLK : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) END COMPONENT; SIGNAL CLOCK_1s : STD_LOGIC; --pojmenovany spojovaci vodic b2v_inst : delic50e6 -- instance prvni tridy MAP(CLK => CLOCK_50, Q => CLOCK_1s b2v_inst1 : had2tam16zpet --instance druhe tridy MAP(CLK => CLOCK_1s, Q => LEDR END bdf_type; Trocha námahy věnované externímu propojení se nám do budoucna bohatě vyplatí v mnoha hodinách ušetřeného času. Můžeme teď psát nezávislé malé bloky, které jsou mnohem přehlednější a dají se snadno samostatně testovat. Jelikož máme stále schovaný originální soubor VHAD.BDF, ze kterého jsme VHAD.VHD vygenerovali, tak propojeni bloků můžeme kdykoliv upravit, doplnit nové části, či zrušit nevhodné kusy. Lze také vytvořit i několik různých propojení bloků, třeba pro testování v simulaci, pro předvádění, apod. Zkušenější psavci mohou i přímo upravovat vytvořený propojovací soubor, přidávat od něho ručně komponenty, prostě s ním pracovat jako s kterýmkoliv VHDL souborem. Dobré naladění na hadění přejí Vaši učitelé 12

Koncept pokročilého návrhu ve VHDL. INP - cvičení 2

Koncept pokročilého návrhu ve VHDL. INP - cvičení 2 Koncept pokročilého návrhu ve VHDL INP - cvičení 2 architecture behv of Cnt is process (CLK,RST,CE) variable value: std_logic_vector(3 downto 0 if (RST = '1') then value := (others => '0' elsif (CLK'event

Více

Příklady popisu základních obvodů ve VHDL

Příklady popisu základních obvodů ve VHDL Příklady popisu základních obvodů ve VHDL INP - cvičení 2 Michal Bidlo, 2008 bidlom@fit.vutbr.cz entity Circuit is port ( -- rozhraní obvodu ); end Circuit; Proces architecture Behavioral of Circuit is

Více

Vzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y. Rovnicí y = x 1. x 0. Přiřazení signálů: ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE

Vzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y. Rovnicí y = x 1. x 0. Přiřazení signálů: ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y 0 0 0 0 1 0 1 0 0 1 1 1 Rovnicí

Více

Vzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y Rovnicí y = x 1. Přiřazení signálů:

Vzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y Rovnicí y = x 1. Přiřazení signálů: Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y 0 0 0 0 1 0 1 0 0 1 1 1 Rovnicí

Více

Souhrn Apendixu A doporučení VHDL

Souhrn Apendixu A doporučení VHDL Fakulta elektrotechniky a informatiky Univerzita Pardubice Souhrn Apendixu A doporučení VHDL Práce ke zkoušce z předmětu Programovatelné logické obvody Jméno: Jiří Paar Datum: 17. 2. 2010 Poznámka k jazyku

Více

Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.

Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D. Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Stavové automaty enkódování Proces, který rozhoduje kolik paměťových prvků bude využito v paměťové části. Binární enkódování je nejpoužívanější. j počet stavů

Více

Sčítačky Válcový posouvač. Demonstrační cvičení 6

Sčítačky Válcový posouvač. Demonstrační cvičení 6 Sčítačky Válcový posouvač INP Demonstrační cvičení 6 Poloviční sčítačka (Half Adder) A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 A B HA S C S: A C: A 0 1 0 0 1 0 B 0 1 B S

Více

Úvod do jazyka VHDL. Jan Kořenek korenek@fit.vutbr.cz. Návrh číslicových systémů 2007-2008

Úvod do jazyka VHDL. Jan Kořenek korenek@fit.vutbr.cz. Návrh číslicových systémů 2007-2008 Úvod do jazyka VHDL Návrh číslicových systémů 2007-2008 Jan Kořenek korenek@fit.vutbr.cz Jak popsat číslicový obvod Slovně Navrhněte (číslicový) obvod, který spočte sumu všech členů dané posloupnosti slovní

Více

Jazyk VHDL konstanty, signály a proměnné. Jazyk VHDL paralelní a sekvenční doména. Kurz A0B38FPGA Aplikace hradlových polí

Jazyk VHDL konstanty, signály a proměnné. Jazyk VHDL paralelní a sekvenční doména. Kurz A0B38FPGA Aplikace hradlových polí ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Jazyk VHDL konstanty, signály a proměnné Jazyk VHDL paralelní a sekvenční doména Kurz A0B38FPGA

Více

Násobičky, Boothovo překódování. Demonstrační cvičení 7

Násobičky, Boothovo překódování. Demonstrační cvičení 7 Násobičky, Boothovo překódování INP Demonstrační cvičení 7 Obsah Princip násobení Sekvenční a kombinační násobička Kombinační násobičky ve VHDL Násobení se znaménkem (FX) Boothovo překódování, VHDL Násobení

Více

Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.

Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D. Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Realizace kombinačních logických funkcí Realizace kombinační logické funkce = sestavení zapojení obvodu, který ze vstupních proměnných vytvoří výstupní proměnné

Více

Vytvoření nového projektu ve vývojovém prostředí Quartus II Version 9.1 Servise Pack 2

Vytvoření nového projektu ve vývojovém prostředí Quartus II Version 9.1 Servise Pack 2 Vytvoření nového projektu ve vývojovém prostředí Quartus II Version 9.1 Servise Pack 2 Nový projekt vytvoříme volbou New Project Wizard: Introduction z menu File, po které se objeví úvodní okno (obr. 1).

Více

Číslicové obvody a jazyk VHDL

Číslicové obvody a jazyk VHDL Číslicové obvody a jazyk VHDL Návrh počítačových systémů 2007-2008 Jan Kořenek korenek@fit.vutbr.cz Proč HW realizace algoritmu Vyšší rychlost paralelní nebo zřetězené zpracování, přizpůsobení výpočetních

Více

Návrh. číslicových obvodů

Návrh. číslicových obvodů Návrh číslicových obvodů SW Aritmetika HW Periférie CPU function AddSub(a,b,s); var c; a b k k a+b mpx c if (s==1) c=a+b; else c=a-b; a-b return c; End; PAMĚŤ s Princip: univerzální stroj Výhoda: univerzalita

Více

Návrh ovládání zdroje ATX

Návrh ovládání zdroje ATX Návrh ovládání zdroje ATX Zapínání a vypínání PC zdroj ATX se zapíná spojením řídicího signálu \PS_ON se zemí zapnutí PC stiskem tlačítka POWER vypnutí PC (hardwarové) stiskem tlačítka POWER a jeho podržením

Více

1. Seznamte se s výukovou platformou FITkit (http://merlin.fit.vutbr.cz/fitkit/).

1. Seznamte se s výukovou platformou FITkit (http://merlin.fit.vutbr.cz/fitkit/). Zadání: Fakulta informačních technologií VUT v Brně Ústav počítačových systémů Technika personálních počítačů, cvičení ITP FITkit Řízení 7mi-segmentového displeje Úloha č. 3. 1. Seznamte se s výukovou

Více

Kódy pro odstranění redundance, pro zabezpečení proti chybám. Demonstrační cvičení 5 INP

Kódy pro odstranění redundance, pro zabezpečení proti chybám. Demonstrační cvičení 5 INP Kódy pro odstranění redundance, pro zabezpečení proti chybám Demonstrační cvičení 5 INP Princip kódování, pojmy Tady potřebujeme informaci zabezpečit, utajit apod. zpráva 000 111 000 0 1 0... kodér dekodér

Více

Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.

Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D. Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Obvody s třístavovým výstupem dva tranzistory: vodivostní kanál typ N vodivostní kanál typ P X CS 3 stavový sa výstup Y P logika X 3 stavový výstup W N CS

Více

12. VHDL pro verifikaci - Testbench I

12. VHDL pro verifikaci - Testbench I Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti 12. VHDL pro verifikaci - Testbench I Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních

Více

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické

Více

Jazyk VHDL zápis čísel, znaků a řetězců. Jazyk VHDL základní datové typy a operátory. Kurz A0B38FPGA Aplikace hradlových polí

Jazyk VHDL zápis čísel, znaků a řetězců. Jazyk VHDL základní datové typy a operátory. Kurz A0B38FPGA Aplikace hradlových polí ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Jazyk VHDL zápis čísel, znaků a řetězců Jazyk VHDL základní datové typy a operátory Kurz

Více

Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.

Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D. Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Klopné obvody jsou nejjednodušší sekvenční součástky Záleží na předcházejícím stavu Asynchronní klopné obvody reagují na změny vstupu okamžitě Synchronní

Více

PROGRAMOVATELNÁ LOGICKÁ POLE A JAZYKY HDL

PROGRAMOVATELNÁ LOGICKÁ POLE A JAZYKY HDL PROGRAMOVATELNÁ LOGICKÁ POLE A JAZYKY HDL Doc. Ing. Jaromír Kolouch, CSc. Ústav radioelektroniky FEKT VUT v Brně, Purkyňova 118, kolouch@feec.vutbr.cz Přednáška má přinést informaci o současném stavu v

Více

1 Stručný popis jazyku VHDL

1 Stručný popis jazyku VHDL 1 Stručný popis jazyku VHDL Jazyk VHDL (Very High Speed Integrated Circuits Hardware Description Language) je spolu s jazykem Verilog HDL jedním z nejpoužívanějším jazykům pro popis hardwarových struktur

Více

Základní znaky. - Ve srovnání se Spice jsou velmi složité a vyžadují dlouhou dobu na plné osvojení. - Velmi nákladné simulační programy.

Základní znaky. - Ve srovnání se Spice jsou velmi složité a vyžadují dlouhou dobu na plné osvojení. - Velmi nákladné simulační programy. VHDL-AMS Počátek jazyků HDL sahá do šedesátých let. V průběhu doby vznikla celá řada jazyků FAS (Anacad 1988), SpetreHDL (Cadence 94), MAST (Analogy 1986) a jiné. V současné době hrají největší roli jazyky

Více

Richard Šusta, verze 1.0 ze dne 10. září 2014, publikováno pod GNU Free Documentation License

Richard Šusta, verze 1.0 ze dne 10. září 2014, publikováno pod GNU Free Documentation License Vytvoření projektu pro desku DE2 v Altera Quartus Richard Šusta, verze 1.0 ze dne 10. září 2014, publikováno pod GNU Free Documentation License Obsah Vytvoření projektu pro desku DE2 v Altera Quartus...

Více

Pokročilé využití jazyka VHDL. Pavel Lafata

Pokročilé využití jazyka VHDL. Pavel Lafata Pokročilé využití jazyka VHDL Pavel Lafata Autor: Pavel Lafata Název díla: Pokročilé využití jazyka VHDL Zpracoval(a): České vysoké učení technické v Praze Fakulta elektrotechnická Kontaktní adresa: Technická

Více

2. Entity, Architecture, Process

2. Entity, Architecture, Process Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš

Více

Neřízené usměrňovače reálné vlastnosti

Neřízené usměrňovače reálné vlastnosti Počítačové cvičení BNEZ 1 Neřízené usměrňovače reálné vlastnosti Úkol 1: Úkol 2: Úkol 3: Úkol 4: Úkol 5: Pomocí programu OrCAD Capture zobrazte voltampérovou charakteristiku diody 1N4007 pro rozsah napětí

Více

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické

Více

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické

Více

Implementace čítačů v číslicových systémech 2 Jakub Šťastný ASICentrum, s.r.o. FPGA Laboratoř, Katedra teorie obvodů FEL ČVUT Praha

Implementace čítačů v číslicových systémech 2 Jakub Šťastný ASICentrum, s.r.o. FPGA Laboratoř, Katedra teorie obvodů FEL ČVUT Praha Tento článek je původním rukopisem textu publikovaného v časopise DPS Elektronika A-Z: J. Šťastný. Implementace čítačů v číslicových systémech 2, DPS Plošné spoje od A do Z, no 4, pp. 11-14, 2011. Bez

Více

Příkladný úvod do VHDL

Příkladný úvod do VHDL Příkladný úvod do VHDL Richard Šusta Katedra řídicí techniky ČVUT-FEL v Praze Verze. ze dne 3. září 23 Obsah. Úvod... 4. VHDL stylem "Dataflow"... 5 - Majorita ze tří úvod do VHDL a prostředí Quartus II...

Více

Vývoj VHDL. Verilog HDL

Vývoj VHDL. Verilog HDL Popis systémů pomocí VHDL Vývoj VHDL HDL - Hardware Description Language VHDL - Very High Speed Integrated Circuits HDL Vývoj od roku 1983 v rámci projektu VHSIC 1987 - standard IEEE 1076-1987 1993 - revize

Více

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické

Více

Návod k obsluze výukové desky CPLD

Návod k obsluze výukové desky CPLD Návod k obsluze výukové desky CPLD FEKT Brno 2008 Obsah 1 Úvod... 3 2 Popis desky... 4 2.1 Hodinový signál... 5 2.2 7- Segmentový displej... 5 2.3 LED zobrazení... 6 2.4 Přepínače... 6 2.5 PORT 1 - Externí

Více

14. Složitější konstrukce

14. Složitější konstrukce Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš

Více

Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.

Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D. Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Základní invertor v technologii CMOS dva tranzistory: T1 vodivostní kanál typ N T2 vodivostní kanál typ P při u VST = H nebo L je klidový proud velmi malý

Více

Architektura počítačů Logické obvody

Architektura počítačů Logické obvody Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics 2/36 Digitální

Více

Cíle. Teoretický úvod. BDIO - Digitální obvody Ústav mikroelektroniky Základní logická hradla, Booleova algebra, De Morganovy zákony Student

Cíle. Teoretický úvod. BDIO - Digitální obvody Ústav mikroelektroniky Základní logická hradla, Booleova algebra, De Morganovy zákony Student Předmět Ústav Úloha č. DIO - Digitální obvody Ústav mikroelektroniky Základní logická hradla, ooleova algebra, De Morganovy zákony Student Cíle Porozumění základním logickým hradlům NND, NOR a dalším,

Více

7. Popis konečného automatu

7. Popis konečného automatu Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš

Více

Cíle. Teoretický úvod

Cíle. Teoretický úvod Předmět Ú Úloha č. 7 BIO - igitální obvody Ú mikroelektroniky Sekvenční logika návrh asynchronních a synchronních binárních čítačů, výhody a nevýhody, využití Student Cíle Funkce čítačů a použití v digitálních

Více

PROGRAMOVATELNÉ LOGICKÉ OBVODY

PROGRAMOVATELNÉ LOGICKÉ OBVODY PROGRAMOVATELNÉ LOGICKÉ OBVODY (PROGRAMMABLE LOGIC DEVICE PLD) Programovatelné logické obvody jsou číslicové obvody, jejichž logická funkce může být programována uživatelem. Výhody: snížení počtu integrovaných

Více

Tlačítka. Konektor programování

Tlačítka. Konektor programování Programovatelné logické pole Programovatelné logické pole jsou široce využívanou a efektivní cestou pro realizaci rozsáhlých kombinačních a sekvenčních logických obvodů. Jejich hlavní výhodou je vysoký

Více

Digitální technika. Jazyk VHDL, základy návrhu. Ing. Jakub Št astný, Ph.D. 1

Digitální technika. Jazyk VHDL, základy návrhu. Ing. Jakub Št astný, Ph.D. 1 Digitální technika Jazyk VHDL, základy návrhu Ing. Jakub Št astný, Ph.D. 1 1 stastnj1@seznam.cz FPGA laboratory Department of Circuit Theory, FEE CTU Prague Technická 2, Praha 6, 166 27 http://amber.feld.cvut.cz/fpga

Více

Architektura počítačů Logické obvody

Architektura počítačů Logické obvody Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics Digitální

Více

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické

Více

r90>25=.nt>+>7z5n2k<1561/+;5n{.57u07k{16;5=.nt>+>7z5n2k<15n>29l.05,90>2/3k5n2k7,50{10;<o5>/>?ˆ581:+z6,561/+;

r90>25=.nt>+>7z5n2k<1561/+;5n{.57u07k{16;5=.nt>+>7z5n2k<15n>29l.05,90>2/3k5n2k7,50{10;<o5>/>?ˆ581:+z6,561/+; 33069 306074760630396 01234567896945606 2926922 736963 73 093769!"674 279023 36&'(' 7362639226667 36709216369331 47699439416643748 933 20643994341 7163699699966373 9963639932 67#4$6% 69 ()!'*6)* de9065@f7ge)'*#6h'6'6i'j6klf

Více

Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.

Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D. Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Synchronní 3-bitový čítač s KO D, asyn. RST a výstupem MAX Vlastnosti: ) Čítač inkrementuje svůj výstup o 2) Změna výstupu nastává vždy při změně náběžné

Více

Struktura a architektura počítačů (BI-SAP) 3

Struktura a architektura počítačů (BI-SAP) 3 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 3 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii

Více

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické

Více

ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE

ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Vzorový příklad pro práci v prostředí MPLAB Zadání: Vytvořte program, který v intervalu 200ms točí doleva obsah registru reg, a který při stisku tlačítka RB0 nastaví bit 0 v registru reg na hodnotu 1.

Více

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické

Více

Návrh základních kombinačních obvodů: dekodér, enkodér, multiplexor, demultiplexor

Návrh základních kombinačních obvodů: dekodér, enkodér, multiplexor, demultiplexor Předmět Ústv Úloh č. 2 BDIO - Digitální obvody Ústv mikroelektroniky Návrh zákldních kombinčních obvodů: dekodér, enkodér, multiplexor, demultiplexor Student Cíle Porozumění logickým obvodům typu dekodér,

Více

Jak vytvořit vlastní ikonu bloku a faceplate v PCS7 V6.x a 7.x

Jak vytvořit vlastní ikonu bloku a faceplate v PCS7 V6.x a 7.x Jak vytvořit vlastní ikonu bloku a faceplate v PCS7 V6.x a 7.x Otázka: Jak postupovat při tvorbě vlastní ikony bloku a faceplate pro uživatelsky vytvořený funkční blok PCS7 Odpověď: Pro každý uživatelský

Více

Návrh FPGA systémů. Jazyk VHDL, principy simulace. Ing. Jakub Št astný, Ph.D. 1

Návrh FPGA systémů. Jazyk VHDL, principy simulace. Ing. Jakub Št astný, Ph.D. 1 Návrh FPGA systémů Jazyk VHDL, principy simulace Ing. Jakub Št astný, Ph.D. 1 1 stastnj1@seznam.cz FPGA laboratory under the Biosignal processing laboratory Department of Circuit Theory, FEE CTU Prague

Více

Implementace čítačů v číslicových systémech Jakub Šťastný

Implementace čítačů v číslicových systémech Jakub Šťastný 1 Úvod Implementace čítačů v číslicových systémech Jakub Šťastný Čítač je fundamentálním obvodovým blokem nezbytným pro návrh většiny číslicových systémů. Blok čítače je v číslicových obvodech používán

Více

OPERAČNÍ PROGRAM PRAHA ADAPTABILITA & EU:

OPERAČNÍ PROGRAM PRAHA ADAPTABILITA & EU: ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Nástroje a metody pro simulaci, tvorba TestBench souborů Speciální interní struktury FPGA

Více

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) imní semestr 2/2 Jiří Douša, katedra číslicového návrhu (K83), České vysoké učení technické v Prae,

Více

THEOPHILOS. (návod k použití)

THEOPHILOS. (návod k použití) THEOPHILOS (návod k použití) Nejprve si z internetových stránek www.theophilos.com (nebo www.theophilos.sk) stáhněte všechny soubory, které Vás zajímají a nainstalujte je (podrobný návod na instalaci programu

Více

LED_007.c Strana: 1/5 C:\Michal\AVR\Výukové programy\archiv\ Poslední změna: 4.10.2011 8:01:48

LED_007.c Strana: 1/5 C:\Michal\AVR\Výukové programy\archiv\ Poslední změna: 4.10.2011 8:01:48 LED_007.c Strana: 1/5 Nyní již umíme používat příkazy k větvení programu (podmínky) "if" a "switch". Umíme také rozložit program na jednoduché funkce a používat cyklus "for". Co se týče cyklů, zbývá nám

Více

Chapter Základní principy simulace :).

Chapter Základní principy simulace :). Chapter 1 Simulace číslicových obvodů 1.1 Základní principy simulace V doporučeních firmy Xilinx, kde píší jakým způsobem navrhovat: pozor, vyhněte se asynchronnímu návrhu, pokud se tomu nevyhnete, zlikviduje

Více

Instalační a uživatelská příručka aplikace VHDT

Instalační a uživatelská příručka aplikace VHDT Instalační a uživatelská příručka aplikace VHDT Jan Matějů 16. ledna 2013 1 Požadavky Ke spuštění aplikace je nutné mít v počítači nainstalované běhové prostředí Java. Doporučena je verze Oracle JRE 6

Více

ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE FAKULTA ELEKTROTECHNICKÁ KATEDRA ŘÍDICÍ TECHNIKY BAKALÁŘSKÁ PRÁCE

ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE FAKULTA ELEKTROTECHNICKÁ KATEDRA ŘÍDICÍ TECHNIKY BAKALÁŘSKÁ PRÁCE ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE FAKULTA ELEKTROTECHNICKÁ KATEDRA ŘÍDICÍ TECHNIKY BAKALÁŘSKÁ PRÁCE Základní úlohy s ALTERA DE2 Praha 2011 Martin Štěpánek I I Anotace Tato práce byla vytvořena pro seznámení

Více

5a. Makra Visual Basic pro Microsoft Escel. Vytvořil Institut biostatistiky a analýz, Masarykova univerzita J. Kalina

5a. Makra Visual Basic pro Microsoft Escel. Vytvořil Institut biostatistiky a analýz, Masarykova univerzita J. Kalina 5a. Makra Visual Basic pro Microsoft Escel Vytvořil Institut biostatistiky a analýz, Masarykova univerzita J. Kalina Cyklické odkazy a iterativní výpočty Zde bude stránka o cyklických odkazech a iteracích.

Více

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické

Více

Integrované obvody. Obvody malé, střední a velké integrace Programovatelné obvody

Integrované obvody. Obvody malé, střední a velké integrace Programovatelné obvody Integrované obvody Obvody malé, střední a velké integrace Programovatelné obvody Integrovaný obvod zkratka: IO anglický termín: integrated circuit = IC Co to je? elekrotechnická součástka na malé ploše

Více

6 Příkazy řízení toku

6 Příkazy řízení toku 6 Příkazy řízení toku Studijní cíl Tento studijní blok má za cíl pokračovat v základních prvcích jazyka Java. Konkrétně bude věnována pozornost příkazům pro řízení toku programu. Pro všechny tyto základní

Více

Simulace v Quartus II 13.0sp1

Simulace v Quartus II 13.0sp1 Simulace v Quartus II 13.0sp1 Richard Šusta, Katedra řídicí techniky ČVUT-FEL v Praze V Quartus II 13.0sp1 postup simulace mnohem jednodušší než v předchozích verzích. Předpokládejme, že máte vytvořený

Více

ANALYSIS SERVICES PROJEKT VYTVOŘENÍ PROJEKTU A DATOVÉ KOSTKY

ANALYSIS SERVICES PROJEKT VYTVOŘENÍ PROJEKTU A DATOVÉ KOSTKY ANALYSIS SERVICES PROJEKT VYTVOŘENÍ PROJEKTU A DATOVÉ KOSTKY Spusťte BIDS - z menu vyberte File/New/Project a vytvořte nový Analysis Services Project typu Bussines Inteligence Project - doplňte jméno projektu

Více

Lekce 5 Krbová kamna s imitací ohně

Lekce 5 Krbová kamna s imitací ohně Lekce 5 Krbová kamna s imitací ohně Časová dotace: 1 vyučovací hodina Tato lekce bude jedna z náročnějších, ale na jejím konci bychom měli mít vymodelovaná jednoduchá krbová kamna v krátké animaci s ohněm.

Více

Střední průmyslová škola a Vyšší odborná škola, Hrabákova 271, Příbram. III / 2 = Inovace a zkvalitnění výuky prostřednictvím ICT

Střední průmyslová škola a Vyšší odborná škola, Hrabákova 271, Příbram. III / 2 = Inovace a zkvalitnění výuky prostřednictvím ICT Škola Číslo projektu Číslo a název šablony klíčové aktivity Tematická oblast Název sady Téma Anotace Autor Střední průmyslová škola a Vyšší odborná škola, Hrabákova 271, Příbram CZ.1.07/1.5.00/34.0556

Více

MAXScript výukový kurz

MAXScript výukový kurz MAXScript výukový kurz Díl čtvrtý jazyk MAXScript, část I. Jan Melichar, březen 2008 Jan Melichar (aka JME) strana 1 OBSAH ÚVOD... 4 ZÁKLADNÍ PŘÍKAZY... 5 OPERÁTORY... 6 PROMĚNNÉ... 6 POLE... 7 ZÁVĚREM...

Více

SEKVENČNÍ LOGICKÉ OBVODY

SEKVENČNÍ LOGICKÉ OBVODY Sekvenční logický obvod je elektronický obvod složený z logických členů. Sekvenční obvod se skládá ze dvou částí kombinační a paměťové. Abychom mohli určit hodnotu výstupní proměnné, je potřeba u sekvenčních

Více

SHIFTIN sclk, sdata, mode, (data{/ bits} {, data {/ bits},...}) SPIIN sclk, sdata, mode, (data{/ bits} {, data {/ bits},...})

SHIFTIN sclk, sdata, mode, (data{/ bits} {, data {/ bits},...}) SPIIN sclk, sdata, mode, (data{/ bits} {, data {/ bits},...}) shiftin (spiin) Platí pro PICAXE 20X2, 28X1, 28X2, 40X1, 40X2 Syntaxe: SHIFTIN sclk, sdata, mode, (data{/ bits} {, data {/ bits},...}) SPIIN sclk, sdata, mode, (data{/ bits} {, data {/ bits},...}) Sclk

Více

Úvod do problematiky obvodů FPGA pro integrovanou výuku VUT a VŠB-TUO

Úvod do problematiky obvodů FPGA pro integrovanou výuku VUT a VŠB-TUO FAKULTA ELEKTROTECHNIKY A KOMUNIKAČNÍCH TECHNOLOGIÍ VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ Úvod do problematiky obvodů FPGA pro integrovanou výuku VUT a VŠB-TUO Garant předmětu: Ing. Michal Kubíček, Ph.D. Autoři

Více

Tematický celek Proměnné. Proměnné slouží k dočasnému uchovávání hodnot během provádění aplikace Deklarace proměnných

Tematický celek Proměnné. Proměnné slouží k dočasnému uchovávání hodnot během provádění aplikace Deklarace proměnných Tematický celek 03 3.1 Proměnné Proměnné slouží k dočasnému uchovávání hodnot během provádění aplikace. 3.1.1 Deklarace proměnných Dim jméno_proměnné [As typ] - deklarace uvnitř procedury platí pouze pro

Více

Výčtový typ strana 67

Výčtový typ strana 67 Výčtový typ strana 67 8. Výčtový typ V této kapitole si ukážeme, jak implementovat v Javě statické seznamy konstant (hodnot). Příkladem mohou být dny v týdnu, měsíce v roce, planety obíhající kolem slunce

Více

Návrh synchronního čítače

Návrh synchronního čítače Návrh synchronního čítače Zadání: Navrhněte synchronní čítač mod 7, který čítá vstupní impulsy na vstupu x. Při návrhu použijte klopné obvody typu -K a maximálně třívstupová hradla typu NAND. Řešení: Čítač

Více

Poznámky k programování hradlových polí ALTERA EPM3064ALC10 Vladimír Váňa

Poznámky k programování hradlových polí ALTERA EPM3064ALC10 Vladimír Váňa Poznámky k programování hradlových polí ALTERA EPM3064ALC10 Vladimír Váňa Informace pro studenty: Poznámky jsem sepisoval při seznamování se s FPGA firmy Altera. V té době jsem měl k dispozici obvod EPM3064.

Více

České vysoké učení technické v Praze Fakulta elektrotechnická BAKALÁŘSKÁ PRÁCE

České vysoké učení technické v Praze Fakulta elektrotechnická BAKALÁŘSKÁ PRÁCE České vysoké učení technické v Praze Fakulta elektrotechnická BAKALÁŘSKÁ PRÁCE Knihovna pro FPGA vývojovou desku Altera-tPad 2013 MICHAL ŠVANDRLÍK 2 3 Anotace Bakalářská práce seznamuje s použitími dotykového

Více

Architektura informačních systémů. - dílčí architektury - strategické řízení taktické řízení. operativní řízení a provozu. Globální architektura

Architektura informačních systémů. - dílčí architektury - strategické řízení taktické řízení. operativní řízení a provozu. Globální architektura Dílčí architektury Informační systémy - dílčí architektury - EIS MIS TPS strategické řízení taktické řízení operativní řízení a provozu 1 Globální Funkční Procesní Datová SW Technologická HW Aplikační

Více

1. Základní pojmy, používané v tomto manuálu. 2. Stránky

1. Základní pojmy, používané v tomto manuálu. 2. Stránky Redakční systém manuál 1. Základní pojmy, používané v tomto manuálu Hlavní menu Menu v horní světlemodré liště obsahující 7 základních položek: Publikovat, Správa, Vzhled, Komentáře, Nastavení, Pluginy,

Více

Vybraná hlášení překladače. Quartus II

Vybraná hlášení překladače. Quartus II Vybraná hlášení překladače Quartus II Richard Šusta Katedra řídicí techniky ČVUT-FEL v Praze GNU Free Documentation License Verze 1.2 ze dne 11. září 2014 Obsah Seznam chyb dle jejich ID... 2 Critical

Více

... sekvenční výstupy. Obr. 1: Obecné schéma stavového automatu

... sekvenční výstupy. Obr. 1: Obecné schéma stavového automatu Předmět Ústav Úloha č. 10 BDIO - Digitální obvody Ústav mikroelektroniky Komplexní příklad - návrh řídicí logiky pro jednoduchý nápojový automat, kombinační + sekvenční logika (stavové automaty) Student

Více

VŠB - Technická univerzita Ostrava. Fakulta elektrotechniky a informatiky

VŠB - Technická univerzita Ostrava. Fakulta elektrotechniky a informatiky VŠB - Technická univerzita Ostrava Fakulta elektrotechniky a informatiky DIPLOMOVÁ PRÁCE 2007 Bc. Petr Sedlář VŠB - Technická univerzita Ostrava Fakulta elektrotechniky a informatiky Katedra Informatiky

Více

Vánoční hvězda 2. Publikované: , Kategória: Blikače a optika.

Vánoční hvězda 2. Publikované: , Kategória: Blikače a optika. Vánoční hvězda 2 Publikované: 10.12.2015, Kategória: Blikače a optika www.svetelektro.com Blíží se vánoce a tak by se hodila nějaká vánoční ozdoba do okna. Chtěl jsem vymyslet něco, s čím se zabavím na

Více

tohoto systému. Můžeme propojit Mathcad s dalšími aplikacemi, jako je Excel, MATLAB, Axum, nebo dokumenty jedné aplikace navzájem.

tohoto systému. Můžeme propojit Mathcad s dalšími aplikacemi, jako je Excel, MATLAB, Axum, nebo dokumenty jedné aplikace navzájem. 83 14. (Pouze u verze Mathcad Professional) je prostředí pro přehlednou integraci a propojování aplikací a zdrojů dat. Umožní vytvořit složitý výpočtový systém a řídit tok dat mezi komponentami tohoto

Více

FPGA + mikroprocesorové jádro:

FPGA + mikroprocesorové jádro: Úvod: V tomto dokumentu je stručný popis programovatelných obvodů od firmy ALTERA www.altera.com, které umožňují realizovat číslicové systémy s procesorem v jenom programovatelném integrovaném obvodu (SOPC

Více

Jak vytvořit nebo předělat vlastní motiv pro SunLight CMS

Jak vytvořit nebo předělat vlastní motiv pro SunLight CMS Jak vytvořit nebo předělat vlastní motiv pro SunLight CMS V tomto tutoriálu se podíváme na to, jak si při troše šikovnosti udělat nebo předělat vybraný motiv pro redakční systém SunLight CMS. Jako příklad

Více

Návrh čítače jako automatu

Návrh čítače jako automatu ávrh čítače jako automatu Domovská URL dokumentu: http://dce.felk.cvut.cz/lsy/cviceni/pdf/citacavrh.pdf Obsah ÁVRH ČÍTAČE JAO AUTOMATU.... SYCHROÍ A ASYCHROÍ AUTOMAT... 2.a. Výstupy automatu mohou být

Více

4a. Makra Visual Basic pro Microsoft Excel Cyklické odkazy a iterace Makra funkce a metody

4a. Makra Visual Basic pro Microsoft Excel Cyklické odkazy a iterace Makra funkce a metody 4a. Makra Visual Basic pro Microsoft Excel Cyklické odkazy a iterace Makra funkce a metody Vytvořil Institut biostatistiky a analýz, Masarykova univerzita J. Kalina Cyklické odkazy a iterativní výpočty

Více

Popis vývodů desek, jejich zapojování a spárování robota

Popis vývodů desek, jejich zapojování a spárování robota Popis vývodů desek, jejich zapojování a spárování robota ----------------------------------------------------------------------------------------------------------------- Popis desky procesoru, LED, tlačítek

Více

Aplikace Embedded systémů v Mechatronice. Michal Bastl A2/713a

Aplikace Embedded systémů v Mechatronice. Michal Bastl A2/713a Aplikace Embedded systémů v Mechatronice Aplikace Embedded systémů v Mechatronice Obsah přednášky: Opakovaní Funkce v C Tvorba knihoven Konfigurační bity #pragma Makra v C #define Debugging v MPLAB Hardware

Více

Operační paměti počítačů PC

Operační paměti počítačů PC Operační paměti počítačů PC Dynamické paměti RAM operační č paměť je realizována čipy dynamických pamětí RAM DRAM informace uchovávána jako náboj na kondenzátoru nutnost náboj pravidelně obnovovat (refresh)

Více

3 Editor Capture. 3.1 Práce s projekty. Analýza elektronických obvodů programem PSpice 9

3 Editor Capture. 3.1 Práce s projekty. Analýza elektronických obvodů programem PSpice 9 Analýza elektronických obvodů programem PSpice 9 3 Editor Capture U editoru Capture závisí nabídka hlavní lišty na tom, které okno pracovní plochy je aktivované. V dalším textu budou popsány jen ty položky,

Více

Nová struktura souborů a složek

Nová struktura souborů a složek Tvorba podstránek Vytvoření podstránek Asi si kladete otázku, jakým způsobem docílíme toho, aby se všechny podstránky na našem webu zobrazovaly v námi vytvořeném layoutu. Máme 4 možnosti jak vytvářet podstránky

Více

První kapitola úvod do problematiky

První kapitola úvod do problematiky První kapitola úvod do problematiky Co je to Flex Adobe Flex je ActionSript (AS) framework pro tvorbu Rich Internet Aplications (RIA), tedy knihovna AS tříd pro Flash. Flex používáme k vytvoření SWF souboru

Více

Testování sekvenčních obvodů Scan návrh

Testování sekvenčních obvodů Scan návrh Testování sekvenčních obvodů Scan návrh Testování a spolehlivost ZS 2011/2012, 6. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Evropský sociální

Více

Profilová část maturitní zkoušky 2014/2015

Profilová část maturitní zkoušky 2014/2015 Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2014/2015 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika

Více