Boundary Scan JTAG (Joined Test Action Group) IEEE 1149.X Zápis do rozhraní

Rozměr: px

Začít zobrazení ze stránky:

Download "Boundary Scan JTAG (Joined Test Action Group) IEEE 1149.X Zápis do rozhraní"

Andrea Vávrová
před 6 lety
Počet zobrazení:

1 Boundary Scan JTAG (Joined Test Action Group) IEEE 1149.X Zápis do rozhraní

2 Testování obvodů přístup k obvodům omezen porty / vývody

3 In-Circuit Testery (Bed of Nails) Fine Pitch / MCM Multilayer Coating Tester

4 Boundary Scan neomezeno funkcí obvodu (čipu) omezení pouze délkou smyčky

5 Boundary Scan

6 Boundary Scan

7 Boundary Scan SO Seriál Output NI Normal Input NO Normal Output SI Seriál Input

8 Boundary Scan

9 Boundary Scan Test Mode Select Test Clock Test Data In Test Data Out (nepovinný Test ReSeT)

10 Funkce TAP kontroleru Generuje řídící signály pro jednotlivé registry DR Mění stav pouze: Na náběžnou hranu TCK Změnu TRST (*) Zapnutí napájení IR BR

11 Stavový diagram TAP kontroleru

12 Stavový diagram TAP kontroleru Normální funkce obvodu Nastaví IR do IDCODE / BYPASS modu Přechod na náběžnou hranu

13 Stavový diagram TAP kontroleru vyčkávací stav (rušení ) RUNBIST mod Nemění se registry Přechod na náběžnou hranu

14 Stavový diagram TAP kontroleru Dočasný stav bez změny registrů Přechod do Capture DR / Select IR na náběžnou hranu

15 Stavový diagram TAP kontroleru Dočasný stav bez změny registrů Přechod do Capture IR / Test-Logic-Reset na náběžnou hranu

16 Stavový diagram TAP kontroleru Podle instrukce v IR se mohou data paralelně vložit do DR V případě, že instrukce nemá paralelní vstup, zůstávají DR beze změn Přechod na náběžnou hranu

17 Stavový diagram TAP kontroleru Datové registry jsou propojeny na TDI a TDO (dle instrukce) a přesouvají data z TDI směrem k TDO DR nezapojené do přenosu TDI-TDO zůstávají beze změn Přechod na náběžnou hranu

18 Stavový diagram TAP kontroleru Dočasný stav Přechod na náběžnou hranu (ukončení scan procesu)

19 Stavový diagram TAP kontroleru Dočasné zastavení přenosu dat bez změny registrů (modu) Přechod na náběžnou hranu

20 Stavový diagram TAP kontroleru Dočasný stav, pro přerušení čekání Přechod na náběžnou hranu

21 Stavový diagram TAP kontroleru Data zapisovaná (dle modu) ze shiftovacích registrů se zapíší na závěrnou hranu Přechod na náběžnou hranu

22 Stavový diagram TAP kontroleru Do IR jsou vložena data z pevného registru (dále mohou být změněna) DR se nemění Přechod na náběžnou hranu

23 Stavový diagram TAP kontroleru Shift registr IR je propojen mezi TDI a TDO, na závěrnou hranu se posouvají data Přechod na náběžnou hranu

24 Stavový diagram TAP kontroleru Dočasný stav Přechod na náběžnou hranu

25 Stavový diagram TAP kontroleru Dočasné přerušení přesunu dat Přechod na náběžnou hranu

26 Stavový diagram TAP kontroleru Přerušení čekání Přechod na náběžnou hranu

27 Stavový diagram TAP kontroleru Paralelní zápis nasunutých dat do registru na závěrnou hranu (nová instrukce) Přechod na náběžnou hranu

28 Instrukce Povinné Extest Sample/Preload Bypass Volitelné IDcode Intest RunBIST Clamp HighZ

29 EXTEST

30 EXTEST

31 Povinná instrukce [000.0] EXTEST Externí test (off-chip) test propojení Je/li vybrán Extest, stav vstupů je načten do DR náběžnou hranou TCK ve stavu Capture-DR První vzorek bývá vložen pomocí Sample/Preload; další se nastaví v průběhu čtení a zápis se provede opětovným přechodem do Extestu

32 EXTEST

33 SAMPLE / PRELOAD

34 SAMPLE / PRELOAD

35 SAMPLE / PRELOAD Povinná instrukce [kód vybere NÁVRHÁŘ OBVODU] Zachování normálního modu, čtení registrů a nastavování výstupů pro test Načtení probíhá na závěrné hraně TCK ze Capture-DR, zápis pak na náběžné hraně TCK v Update-DR

36 SAMPLE fáze

37 PRELOAD fáze

38 BYPASS

39 BYPASS

40 Povinná instrukce [111.11] BYPASS Přenos dat mimo obvod přímo z TDI do TDO (přes FlipFlop) Implicitní instrukce není-li IDcode

41 IDCODE

42 IDCODE

43 IDCODE Nepovinná instrukce [kód určí NÁVRHÁŘ OBVODU] Přenos informací o obvodu do TDO Implicitní instrukce po Resetu obvodu verze Identifikace obvodu Identifikace výrobce fix EIA/JEDEC Standard JEP106.pdf

44 INTEST

45 INTEST

46 INTEST Nepovinná instrukce [kód určí NÁVRHÁŘ OBVODU] Pro potřeby vnitřního testu (core) low speed Je-li třeba tak lze na výstupní buňku uložit statickou hodnotu po dobu testu

47 INTEST

48 RUNBIST

49 RUNBIST

50 Nepovinná instrukce [kód určí UŽIVATEL] RUNBIST Navržena pro vestavěnou diagnostiku (BIST) Stav výstupních buněk řídí vestavená logika

51 CLAMP

52 CLAMP

53 CLAMP Nepovinná instrukce [kód určí NÁVRHÁŘ OBVODU] Nastavuje výstupy IC do logické hodnoty v závislosti na obsahu BS registrů TDI je s TDO propojeno přes Bypass registr

54 Boundary Scan Seznámení s BS, základní pojmy, TAP kontroler a popis jeho stavů, animace funkce

55 Boundary Scan Práce s TAP kontrolerem demo, řízená práce a vlastní pokusy na úrovni signálů TMS/TCK

56 Boundary Scan Řízení dvou obvodů na úrovni registrů ve společném režimu (popis ovládání, demo i vlastní řízení)

57 Boundary Scan Řízení dvou obvodů na úrovni registrů ve odděleném režimu každý lze řídit zvlášť (demo i vlastní řízení)

58 Boundary Scan Možnosti využití produktů (na úrovni 90 let)

59 Instrukce ve Scaned.bat

60 Boundary-Scan Description Language Popis BSDL příklad firemního popisu IC

Podobné dokumenty

Boundary scan Testování SoC a NoC

Boundary scan Testování SoC a NoC Testování a spolehlivost ZS 2011/2012, 7. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Evropský sociální fond