Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
|
|
- Vlasta Bártová
- před 5 lety
- Počet zobrazení:
Transkript
1 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti TESTOVÁNÍ SOC Hana Kubátová MI-SOC / doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii ČVUT v Praze
2 ZÁKLADNÍ IDEOLOGIE Testování systémů na čipu SoC (system-on-a-chip) znamená testování celého zařízení. Úkol je stále složitější, protože jsou složitější SoC. Návrh SoC se provádí typicky po blocích tedy testování bude nejefektivnější také provádět po blocích, což jsou (by měly být) vestavné, specializované a konfigurovatelné systémy navržené tak, aby každý bylo možné testovat a debugovat. Tak může návrhář specifikovat rychlost testu, pokrytí poruch, diagnostické parametry a délku testu pro libovolný logický blok. 2
3 OBSAH problémy a požadavky testování SoC IEEE P1500 Standard SoC testování - metodologie postup návrhu testovatelného SoC Závěr zdroje: Y. Zorian, ITC conf., Date conf., 3
4 PROBLÉMY TESTOVÁNÍ SOC Vnořená jádra - cores Více pinů s více funkcemi než jen vstupy a výstupy Neefektivní použití externího ATE Různé technologie: logika, procesory, paměť, analogové komponenty Mnoho úrovní popisu hardwaru pro jádra Různí výrobci a poskytovatelé jader a různí vývojáři testů pro SoC Vícenásobné využití jak jader tak testů Hierarchické využívání jader IP ochrana 4
5 POŽADAVKY PRO TESTOVÁNÍ SOC Vnořená jádra potřeba Test Access Mechanism (TAM) Více multifunkčních pinů potřeba on-chip a at-speed testing Externí ATE neefektivita potřeba on-chip ATE Různé technologie: logika, procesory, paměť, analogové komponenty potřeba různých DFT/BIST/ technik 5
6 SOC TEST REQUIREMENTS CTD Mnoho úrovní popisu hardwaru pro jádra potřeba vkládat DFT/BIST na různé úrovně Různí výrobci a poskytovatelé jader a různí vývojáři testů pro SoC potřeba standardu pro integraci testů Vícenásobné využití jak jader tak testů potřeba plug-and-play test. mechanismů Hierarchické využívání jader IP ochrana potřeba hierarchického test managementu potřeba core test standardů/dokumentů 6
7 TESTOVÁNÍ JADER.. TECHNIKY Single scan Multiple scan Broadcast scan Enabled ATPG vkládání scan řetězců Reusable ATPG Access & isolation Vkládáni testovacích bodů Stínové (Shadow) registry Enabled BIST Scan, test points Embedded BIST sériové, paralelní, lokální řadič, generátor testů (TPG), kontrola odezvy ( SA) Boundary scan (BS) 7
8 TESTY JEDN. KOMPONENT DSP/CPU cores: BS supporting BIST, Scan, test point, shadow register. ASIC cores: BIST, Scan, shadow register, w/wo BS. Paměť: Embedded BIST Analogová část: Test points, DSP, BIST, ad hoc 8
9 SOC RAM Interface Block (RT Level ) UDL FPGA Controller (algorithm) UDL Micropro. (Layout) DSP (Netlist) RAM 9
10 Hana Kubátová MI-SOC 2011/2012 HIERARCHIE JADER Core UDL Core Core Core Core SOC UDL Core Core 10
11 Hana Kubátová MI-SOC 2011/2012 POMĚR TYPŮ JADER 11 Soft Firm Flexibility Hard Predictability, Performance, and complexity
12 DFT - CYKLUS NÁVRHU Libraries Behavioural Description Behavioral DFT Synthesis RTL Description Logic DFT Synthesis Gate Technology Mapping Layout Parameter Extraction Manufacturing Libraries Gate Description Product Test Pattern Generation Test Application low Fault Coverage? high Good Product 12
13 TEST ACCESS MECHANISMUS, WRAPERY System IC functional input embedded core (a) l Test Rail functional output Test Shell System IC l Test Rail (b) Isolation Embedded Core Ring scan chain scan chain scan chain scan chain scan chain scan chain scan chain core A core B core C bypass Test Rail bypass (c) Test Rail bypass 13
14 SCHEMA PRO PŘÍMÝ PŘÍSTUP TESTU (DIRECT ACCESS TEST SCHEME - DATS) TMODE TSEL UI1 cnt1 cnt3 Test Control Logic cnt2 Input TMODE TSEL Test Control Logic cnt3 User Output TI1 cnt3 = TMODE + TSEL cnt1 = TMODE cnt2 = TMODE + TSEL Block Output 14
15 PŘÍMÝ PŘÍSTUP TESTU TSEL TMODE USER IN TEST IN PRIMARY INPUT 10 S0 MUX O1 I1 INPUT USER LOGIC BLOCK BIDIRECTIONAL TEST PARTITION BOUNDARY BUFTE BUFTD EMBEDDED OUPUT EMBEDDED BIDIRECTIONAL EMBEDDED BIDIRECTIONAL CONTROL PRIMARY OUTPUT PRIMARY BIDIRECTIONAL 15
16 PIN 1 INPUT PAD BLOCK 1 SP8237 BLOCK 2 USER PARTITION UIN1 TIN1 TMODE UIN2 TIN2 TMODE OUT1 DBUS TSEL CNTL1 BLOCK OUT2 TSEL DBUS0 USER SIGNAL 12 MUX L1 SEL OUTPUT PAD I/O PAD O1 OUTPUT PAD PIN 4 PIN 5 PIN 6 PIN 2 BLOCK 3 SP8259 UIN3 DBUS CNTL2 Příklad implementace INPUT PAD TIN3 TMODE OUT3 TSEL T S E L 3 T S E L 1 T S E L 2 16 PIN 3 TMODE INPUT PAD TEST CONTROL LOGIC
17 C B S R IC SE 4 TEST ACCESS PORTS NTC NTC NTC TAP 1 CBSR CBSR CBSR TAP'd Core X TAP 2 TAP'd Core Y TAP 3 TAP'd Core Z TAP 4 C B S R TDI TCK TMS TRST* TDO 17
18 C B S R NTC NTC NTC CBSR TAP'd Core X CBSR CBSR TAP'd Core Y TAP'd Core Z C B S R TAP 1 TAP 2 TAP 3 SEL ENA SEL ENA SEL ENA TAP Linking Module TAP 4 SEL ENA TDI TCK TMS TRST* TDO 18
19 REUSABLE TLM ARCHITECTURE C B S R NTC NTC NTC CBSR CBSR CBSR Multi TAP'd Core Multi TAP' d Core Multi TAP' d Core TAP 1 TLM TLM TLM SEL ENA SEL ENA SEL ENA SEL ENA C B S R TAP Linking Module TDI TCK TMS TRST* TDO 19
20 ODDĚLENÍ IZOLACE JADER Isolation Embedded Core SOC Isolation Ring Scan Chain UDL IP Core Ring Internal Scan (a) (b) 20
21 TRANSPARENT MODEL Hana Kubátová MI-SOC 2011/2012 Core A Tansparent A d b e c d b e c Scan-out Scan-in 21
22 SCANOVACÍ ŘETĚZEC JAKO TAP B A Direct Access C B bp A bp Daisychain C bp 22
23 SPACE COMPACTION Reducing the external bandwidth U U Weighted Decoder Compact Sel B B (a) Space Compaction Sel C C (b) Weighted Decoder Mode U MISR B C (c) BIST Application 23
24 Hana Kubátová MI-SOC 2011/2012 REDUCING THE EXTERNAL BANDWIDTH U Sel Compact B c U 1 Sel B c Mode 24 U B MISR c
25 IEEE STD STANDARD FOR EMBEDDED CORE TEST sériový a paralelní test access mechanisms (TAMs) bohatý soubor instrukcí svhodných pro testování jader, propojení i vodičů definování způsobů izolace a ochrany jader redukce ceny testů pomocí automatizace, vývoj kvalitních (DFT) technik, a vylepšení kvality testů pomocí vylepšení přístupů k testovaným jednotkám 25
26 IEEE std 1500 a CTL Core test language (CTL) oficiální způsob pro popis IEEE 1500 wrapperů a testovacích dat pro jádra. CTL definováno v normě IEEE P a je součástí normy IEEE Std
27 IEEE std 1500 Vychází z IEEE Std wrapper architektura a test access mechanizmus navržený pro účely testování komponent na desce (Boundary scan) norma IEEE Std 1500 má podobnou strukturu pro testování jader na čipu 27
28 IEEE std 1500 Approved 30 June 2005 American National Standards Institute Approved 20 March 2005 IEEE-SA Standards Board Sponsor Test Technology Technical Council of the IEEE Computer Society IEEE std 1500 Chair Yervant Zorian 28
29 IEEE std 1500 cíle Standardizace Core Test Architektury tak že: Definuje testovací rozhraní mezi vnořenými jádry a celým systémem na čipu. Podporuje znovupoužití testů pro vestavná jádra pomocí přístupu k nim a jejich izolace Poskytuje testovatelnost pro systémové propojení i logiku na čipu. Podporuje součinnost testů jednotlivých jader použitím plug-and-play protokolů, aby se zlepšila efektivita testů. 29
30 IEEE std 1500 základní principy Vestavný test potřebuje násl. HW komponenty: Wrapper (okolí jádra) Zdroj a kanál pro testovací vzorky (na čipu nebo mimo čip) Test Access Mechanism (TAM) na čipu pro propojení Wrapperu s testem (source/sink). Umožnění znovupoužití testu pro "non-merged jádra. Definuje chování standardního Wrapperu pro jádra a jeho rozhraní s Test Access Mechanismem (TAM). 30
31 Závěry. SoC testování je nutnost Jednotný standard ještě není zcela definován I když je standard definován, řada součástí musí být implementována Testování komponent využaduje uvažovat se znovupoužitím testu Snaha o automatizaci generováni wraperu a systému Musí se dodělat interface Nástroje pro postup návrhu Test access mechanism je definován uživatelem tedy testovací inženýři nepřijdou o práci Mixed-mode testování SoC je urgentní 31
Boundary scan Testování SoC a NoC
Boundary scan Testování SoC a NoC Testování a spolehlivost ZS 2011/2012, 7. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Evropský sociální fond
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 8 SÍTĚ NAČIPU (NOC) doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii ČVUT v Praze Hana
VíceBoundary Scan JTAG (Joined Test Action Group) IEEE 1149.X Zápis do rozhraní
Boundary Scan JTAG (Joined Test Action Group) IEEE 1149.X Zápis do rozhraní Testování obvodů přístup k obvodům omezen porty / vývody In-Circuit Testery (Bed of Nails) Fine Pitch / MCM Multilayer Coating
VíceSYSTÉMY NAČIPU MI-SOC
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti SYSTÉMY NAČIPU MI-SOC doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii ČVUT v Praze Hana Kubátová
VíceTestování sekvenčních obvodů Scan návrh
Testování sekvenčních obvodů Scan návrh Testování a spolehlivost ZS 2011/2012, 6. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Evropský sociální
VíceVestavěné diagnostické prostředky 1 (BIST)
Vestavěné diagnostické prostředky 1 (BIST) Testování a spolehlivost ZS 2011/2012, 8. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Evropský sociální
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 9 SYSTÉMOVÝ NÁVRH, IP-CORES doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii ČVUT v Praze
VíceLOGICKÉ OBVODY X36LOB
LOGICKÉ OBVODY X36LOB Doc. Ing. Hana Kubátová, CSc. Katedra počítačů FEL ČVUT v Praze 26.9.2008 Logické obvody - 1 - Úvod 1 Obsah a cíle předmětu Číslicový návrh (digital design) Číslicové obvody logické
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 2 METODY VERIFIKACE SYSTÉMŮ NA ČIPU II doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
VícePřednáška A3B38MMP. Bloky mikropočítače vestavné aplikace, dohlížecí obvody. 2015, kat. měření, ČVUT - FEL, Praha J. Fischer
Přednáška A3B38MMP Bloky mikropočítače vestavné aplikace, dohlížecí obvody 2015, kat. měření, ČVUT - FEL, Praha J. Fischer A3B38MMP, 2015, J.Fischer, kat. měření, ČVUT - FEL Praha 1 Hlavní bloky procesoru
VíceDiagnostický systém jádrově založených SoC obvodů s nízkými nároky na paměť
Technická univerzita v Liberci Fakulta mechatroniky a mezioborových inženýrských studií Diagnostický systém jádrově založených SoC obvodů s nízkými nároky na paměť Autoreferát disertační práce Ing. Zbyněk
VíceŘadiče periferií pro vývojovou desku Spartan3E Starter Kit Jaroslav Stejskal, Jiří Svozil, Leoš Kafka, Jiří Kadlec. leos.kafka@utia.cas.
Technická zpráva Řadiče periferií pro vývojovou desku Spartan3E Starter Kit Jaroslav Stejskal, Jiří Svozil, Leoš Kafka, Jiří Kadlec leos.kafka@utia.cas.cz Obsah 1. Úvod... 2 2. Popis modulů... 2 2.1 LCD...
VíceFPGA + mikroprocesorové jádro:
Úvod: V tomto dokumentu je stručný popis programovatelných obvodů od firmy ALTERA www.altera.com, které umožňují realizovat číslicové systémy s procesorem v jenom programovatelném integrovaném obvodu (SOPC
VíceREKONFIGURACE FPGA. Božetěchova 1/2, 612 66 Brno. imatousek@fit.vutbr.cz
OPTIMALIZACE VYHLEDÁNÍ NEJDELŠÍHO PREFIXU SÍŤOVÉ ADRESY S VYUŽITÍM ČÁSTEČNÉ DYNAMICKÉ REKONFIGURACE FPGA Jiří Matoušek Výpočetní technika a informatika, 1. ročník, prezenční studium Školitel: Zdeněk Kotásek
VíceSemestrální práce z předmětu Speciální číslicové systémy X31SCS
Semestrální práce z předmětu Speciální číslicové systémy X31SCS Katedra obvodů DSP16411 ZPRACOVAL: Roman Holubec Školní rok: 2006/2007 Úvod DSP16411 patří do rodiny DSP16411 rozšiřuje DSP16410 o vyšší
VíceOperační systémy. Tomáš Vojnar IOS 2009/2010. Vysoké učení technické v Brně Fakulta informačních technologií Božetěchova 2, 612 66 Brno
Operační systémy IOS 2009/2010 Tomáš Vojnar Vysoké učení technické v Brně Fakulta informačních technologií Božetěchova 2, 612 66 Brno ÚÓ Ò Ö ØºÚÙØ ÖºÞ Úvod do UNIXu p.1/11 Unix úvod Úvod do UNIXu p.2/11
VícePřenos informace Systémy pro sběr a přenos dat. centralizované a distribuované systémy pojem inteligentní senzor standard IEEE 1451
Přenos informace Systémy pro sběr a přenos dat centralizované a distribuované systémy pojem inteligentní senzor standard IEEE 1451 Centralizované a distribuované systémy Centralizovaný systém Krokový motor
VíceArchitekura mikroprocesoru AVR ATMega ( Pokročilé architektury počítačů )
Vysoká škola báňská Technická univerzita Ostrava Fakulta elektrotechniky a informatiky Architekura mikroprocesoru AVR ATMega ( Pokročilé architektury počítačů ) Führer Ondřej, FUH002 1. AVR procesory obecně
VíceStruktura a architektura počítačů (BI-SAP) 10
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 10 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
VíceMODERNÍ TRENDY V PROGRAMOVATELNÉ LOGICE, APLIKACE V AUTOMATIZAČNÍ A MĚŘICÍ TECHNICE
MODERNÍ TRENDY V PROGRAMOVATELNÉ LOGICE, APLIKACE V AUTOMATIZAČNÍ A MĚŘICÍ TECHNICE Soběslav Valach UAMT FEEC VUT Brno, Kolejní 2906/4, 612 00 Brno, valach@feec.vutbr.cz Abstract: Článek popisuje základní
VíceOperační paměti počítačů PC
Operační paměti počítačů PC Dynamické paměti RAM operační č paměť je realizována čipy dynamických pamětí RAM DRAM informace uchovávána jako náboj na kondenzátoru nutnost náboj pravidelně obnovovat (refresh)
VíceSystémy pro sběr a přenos dat
Systémy pro sběr a přenos dat Centralizované SPD VME, VXI Compact PCI, PXI, PXI Express Sběrnice VME 16/32/64 bitová paralelní sběrnice pro průmyslové aplikace Počátky v roce 1981 neustále se vyvíjí původní
VícePK Design. MB-S2-150-PQ208 v1.4. Základová deska modulárního vývojového systému MVS. Verze dokumentu 1.0 (11. 6. 03)
MB-S2-150-PQ208 v1.4 Základová deska modulárního vývojového systému MVS Uživatelský manuál Verze dokumentu 1.0 (11. 6. 03) Obsah 1 Upozornění...3 2 Úvod...4 2.1 Vlastnosti základové desky...4 2.2 Vlastnosti
VíceStruktura a architektura počítačů (BI-SAP) 1
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 1 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 2 KOMUNIKACE NAČIPU, LATENCE, PROPUSTNOST, ARCHITEKTURY doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních
VíceServisně orientovaná architektura a její aplikace v systémech sledování a řízení výroby
Servisně orientovaná architektura a její aplikace v systémech sledování a řízení výroby Marek Rychlý Vysoké učení technické v Brně Fakulta informačních technologií Ústav informačních systémů VII. ročník
VíceVÝVOJ ŘÍDICÍCH ALGORITMŮ HYDRAULICKÝCH POHONŮ S VYUŽITÍM SIGNÁLOVÉHO PROCESORU DSPACE
VÝVOJ ŘÍDICÍCH ALGORITMŮ HYDRAULICKÝCH POHONŮ S VYUŽITÍM SIGNÁLOVÉHO PROCESORU DSPACE Přednáška na semináři CAHP v Praze 4.9.2013 Prof. Ing. Petr Noskievič, CSc. Ing. Miroslav Mahdal, Ph.D. Katedra automatizační
VíceFPGA intimně. Marek Vašut March 6, 2016
March 6, 2016 Marek Vašut Custodian at U-Boot bootloader Linux kernel hacker oe-core contributor (Yocto/OE/Poky) FPGA enthusiast Obsah Úvod do FPGA Open-Source nastroje pro praci s FPGA Podrobnosti technologie
VíceRozhraní mikrořadiče, SPI, IIC bus,..
Rozhraní mikrořadiče, SPI, IIC bus,.. Přednáška A3B38MMP 2013 kat. měření, ČVUT - FEL, Praha J. Fischer A3B38MMP, 2013, J.Fischer, kat. měření, ČVUT - FEL, Praha 1 Rozhraní SPI Rozhraní SPI ( Serial Peripheral
VíceMěřicí systémy. Obsah. Systémy složené z autonomních měřicích přístrojů a modulů Sériová rozhraní. Sériová rozhraní - pokračování 1
Literatura: Měřicí systémy Haasz,V.-Roztočil,J.-Novák,J.: Číslicové měřicí systémy.vydavatelství ČVUT, Praha 2000. Obsah Úvod Systémy složené z autonomních přístrojů a modulů Seriová rozhraní Paralelní
VíceCASE. Jaroslav Žáček
CASE Jaroslav Žáček jaroslav.zacek@osu.cz http://www1.osu.cz/~zacek/ Co znamená CASE? Definice dle SEI A CASE tool is a computer-based product aimed at supporting one or more software engineering activities
Vícearchitektura mostů severní / jižní most (angl. north / south bridge) 1. Čipové sady s architekturou severního / jižního mostu
Čipová sada Čipová sada (chipset) je hlavní logický integrovaný obvod základní desky. Jeho úkolem je řídit komunikaci mezi procesorem a ostatními zařízeními a obvody. V obvodech čipové sady jsou integrovány
VíceObecné principy konstrukce systémové sběrnice
Obecné principy konstrukce systémové sběrnice 1 Osnova přednášky Výčet funkcí systémové sběrnice implementace těchto funkcí ve sběrnici PCI. Cílem této prezentace je poskytnout studentům výčet funkcí systémové
VícePaměti EEPROM (1) Paměti EEPROM (2) Paměti Flash (1) Paměti EEPROM (3) Paměti Flash (2) Paměti Flash (3)
Paměti EEPROM (1) EEPROM Electrically EPROM Mají podobné chování jako paměti EPROM, tj. jedná se o statické, energeticky nezávislé paměti, které je možné naprogramovat a později z nich informace vymazat
VíceVestavný modul pro počítačové vidění využívající hradlové pole
Vestavný modul pro počítačové vidění využívající hradlové pole Diplomová práce, 8.6. 2011 Bc. Jan Šváb ČVUT Praha, Fakulta Elektrotechnická Obsah prezentace Motivace HW řešení modulu FPGA konfigurace Klíčové
VíceNávrh. číslicových obvodů
Návrh číslicových obvodů SW Aritmetika HW Periférie CPU function AddSub(a,b,s); var c; a b k k a+b mpx c if (s==1) c=a+b; else c=a-b; a-b return c; End; PAMĚŤ s Princip: univerzální stroj Výhoda: univerzalita
VíceObsah. Kapitola 1 Skříně počítačů 15. Kapitola 2 Základní deska (mainboard) 19. Kapitola 3 Napájecí zdroj 25. Úvod 11
Obsah Úvod 11 Informace o použitém hardwaru 12 Několik poznámek k Windows 13 Windows XP 13 Windows Vista 13 Kapitola 1 Skříně počítačů 15 Typy skříní 15 Desktop 15 Tower (věžová provedení) 15 Rozměry skříní
VíceStruktura a architektura počítačů (BI-SAP) 11
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 11 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
VíceProgramovatelné obvody a SoC. PI-PSC
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Programovatelné obvody a SoC. PI-PSC doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii ČVUT v
VíceVestavné systémy BI-VES Přednáška 5
Vestavné systémy BI-VES Přednáška 5 Ing. Miroslav Skrbek, Ph.D. Katedra počítačových systémů Fakulta informačních technologií České vysoké učení technické v Praze Miroslav Skrbek 2010,2011 ZS2010/11 Evropský
VíceMetody návrhu systémů na bázi FPGA
Metody návrhu systémů na bázi FPGA Úvod Ve třetím dílu série článků o programovatelných logických obvodech bude nastíněna metodika návrhu systémů realizovaných právě pomocí FPGA. Současně budou zmíněny
VícePřednášky o výpočetní technice. Hardware teoreticky. Adam Dominec 2010
Přednášky o výpočetní technice Hardware teoreticky Adam Dominec 2010 Rozvržení Historie Procesor Paměť Základní deska přednášky o výpočetní technice Počítací stroje Mechanické počítačky se rozvíjely už
VíceCíl přednášky: Obsah přednášky:
Cíl přednášky: Vysvětlit principy konstrukce a principy činnosti sběrnice PCI, dát je do relace s obecnými principy konstrukce systémových sběrnic. Upozornit na odlišnosti konstrukce sběrnice PCI od předcházejících
VíceDoc. Ing. Daniel Kaminský, CSc. ELCOM, a.s.
Doc. Ing. Daniel Kaminský, CSc. ELCOM, a.s. Úplné počítačové propojení a) výrobních strojů, b) zpracovávaných produktů a polotovarů a c) všech dalších systémů a subsystémů průmyslového podniku (včetně
VíceMetody připojování periferií
Metody připojování periferií BI-MPP Přednáška 3 Ing. Miroslav Skrbek, Ph.D. Katedra počítačových systémů Fakulta informačních technologií České vysoké učení technické v Praze Miroslav Skrbek 2010,2011
VíceDeska s STM32F103RBT6
Deska s STM32F103RBT6 Popis Verze 1.00 OLIMEXINO_board_cz_100 Obsah Historie revizí... 4 Související dokumentace... 4 1. Úvod... 6 2. Technické parametry... 7 2.1. Board Layout... 7 3. Popis konektorů,
VíceSÁM O SOBĚ DOKÁŽE POČÍTAČ DĚLAT JEN O MÁLO VÍC NEŽ TO, ŽE PO ZAPNUTÍ, PODOBNĚ JAKO KOJENEC PO PROBUZENÍ, CHCE JÍST.
OPERAČNÍ SYSTÉMY SÁM O SOBĚ DOKÁŽE POČÍTAČ DĚLAT JEN O MÁLO VÍC NEŽ TO, ŽE PO ZAPNUTÍ, PODOBNĚ JAKO KOJENEC PO PROBUZENÍ, CHCE JÍST. OPERAČNÍ SYSTÉMY PŮVODNĚ VYVINUTY K ŘÍZENÍ SLOŽITÝCH VSTUPNÍCH A VÝSTUPNÍCH
VíceVývoj informačních systémů. Obecně o IS
Vývoj informačních systémů Obecně o IS Informační systém Informační systém je propojení informačních technologií a lidských aktivit směřující k zajištění podpory procesů v organizaci. V širším slova smyslu
VíceZpracování obrazu v FPGA. Leoš Maršálek ATEsystem s.r.o.
Zpracování obrazu v FPGA Leoš Maršálek ATEsystem s.r.o. Základní pojmy PROCESOROVÉ ČIPY Křemíkový čip zpracovávající obecné instrukce Různé architektury, pracují s různými paměti Výkon instrukcí je závislý
VícePK Design. MB-ATmega16/32 v2.0. Uživatelský manuál. Základová deska modulárního vývojového systému MVS. Verze dokumentu 1.0 (21.12.
MB-ATmega16/32 v2.0 Základová deska modulárního vývojového systému MVS Uživatelský manuál Verze dokumentu 1.0 (21.12.2004) Obsah 1 Upozornění... 3 2 Úvod... 4 2.1 Vlastnosti základové desky...4 2.2 Vlastnosti
VíceProtokoly vrstvy datových spojů LAN Specifikace IEEE 802 pokrývá :
Protokoly vrstvy datových spojů LAN Specifikace IEEE 802 pokrývá : vrstvu fyzickou (standardy xxbasexxxx např. 100BASE TX) vrstvu datových spojů: Definice logického rozhraní specifikace IEEE 802.2 Specifikace
VíceCASE nástroje. Jaroslav Žáček
CASE nástroje Jaroslav Žáček jaroslav.zacek@osu.cz http://www1.osu.cz/~zacek/ Co znamená CASE? A CASE tool is a computer-based product aimed at supporting one or more software engineering activities within
VíceINFORMAČNÍ A KOMUNIKAČNÍ TECHNOLOGIE
Název školy: Střední odborná škola stavební Karlovy Vary Sabinovo náměstí 16, 360 09 Karlovy Vary Autor: Ing. Hana Šmídová Název materiálu: VY_32_INOVACE_12_HARDWARE_S1 Číslo projektu: CZ 1.07/1.5.00/34.1077
VíceMetody připojování periferií
Metody připojování periferií BI-MPP Přednáška 8 Ing. Miroslav Skrbek, Ph.D. Katedra počítačových systémů Fakulta informačních technologií České vysoké učení technické v Praze Miroslav Skrbek 2010,2011
VícePřednáška. Vstup/Výstup. Katedra počítačových systémů FIT, České vysoké učení technické v Praze Jan Trdlička, 2012
Přednáška Vstup/Výstup. Katedra počítačových systémů FIT, České vysoké učení technické v Praze Jan Trdlička, 2012 Příprava studijního programu Informatika je podporována projektem financovaným z Evropského
VíceVestavné systémy BI-VES Přednáška 10
Vestavné systémy BI-VES Přednáška 10 Ing. Miroslav Skrbek, Ph.D. Katedra počítačových systémů Fakulta informačních technologií České vysoké učení technické v Praze Miroslav Skrbek 2010,2011 ZS2010/11 Evropský
VíceKryptoanalýza šifry PRESENT pomocí rekonfigurovatelného hardware COPACOBANA
Kryptoanalýza šifry PRESENT pomocí rekonfigurovatelného hardware COPACOBANA Jan Pospíšil, pospij17@fit.cvut.cz, Martin Novotný, novotnym@fit.cvut.cz Katedra číslicového návrhu Fakulta informačních technologíı
VíceSYSTEMC NÁSTROJE A PROSTŘEDÍ PRO NÁVRH SYSTÉMŮ
SYSTEMC NÁSTROJE A PROSTŘEDÍ PRO NÁVRH SYSTÉMŮ NA ČIPECH MODERNÍCH ROZSÁHLÝCH HRADLOVÝCH POLÍ A POLÍ SE SMÍŠENÝMI SIGNÁLY Karel Vlček Ústav počítačových a komunikačních systémů, FAI, UTB ve Zlíně, Nad
VíceMikrokontroléry. Doplňující text pro POS K. D. 2001
Mikrokontroléry Doplňující text pro POS K. D. 2001 Úvod Mikrokontroléry, jinak též označované jako jednočipové mikropočítače, obsahují v jediném pouzdře všechny podstatné části mikropočítače: Řadič a aritmetickou
VíceARCHITEKTURA SYSTÉMU PRO DYNAMICKY REKONFIGUROVATELNÝ KOMUNIKAČNÍ TERMINÁL
ARCHITEKTURA SYSTÉMU PRO DYNAMICKY REKONFIGUROVATELNÝ KOMUNIKAČNÍ TERMINÁL Jan Kloub Informatika a výpočetní technika, 2 ročník, distanční Školitel: doc. Ing. Hana Kubátová, CSc. Školitel specialista:
VíceReal Time programování v LabView. Ing. Martin Bušek, Ph.D.
Real Time programování v LabView Ing. Martin Bušek, Ph.D. Úvod - související komponenty LabVIEW development Konkrétní RT hardware - cíl Použití LabVIEW RT module - Pharlap ETS, RTX, VxWorks Možnost užití
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 11 METODY VERIFIKACE SYSTÉMŮ NA ČIPU Hana Kubátov vá doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta 1 informačních
VíceEXTRAKT z mezinárodní normy
EXTRAKT z mezinárodní normy Extrakt nenahrazuje samotnou technickou normu, je pouze informativním materiálem o normě ICS: 03.220.01; 35.240.60 Inteligentní dopravní systémy Komunikační infrastruktura pro
VíceDirect Digital Synthesis (DDS)
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Direct Digital Synthesis (DDS) Přímá číslicová syntéza Tyto materiály vznikly za podpory
VíceSoftwarové PLC Deterministické řízení v reálném čase Optimalizované z hlediska zátěže PC. Spolehlivé softwarové PLC
SIMATIC WinAC RTX (F) 2009 - Novinka Softwarové PLC Deterministické řízení v reálném čase Optimalizované z hlediska zátěže PC Připojení SIMATIC ET200 přes Profibus Připojení SIMATIC ET200 přes Profinet
VíceKONSTRUKCE SBĚRNICE PCI
KONSTRUKCE SBĚRNICE PCI 1 Obsah přednášky Pozice systémové sběrnice ve výpočetním systému (opakování). Výčet funkcí systémové sběrnice. Výčet funkcí sběrnice PCI, rozdělení signálů. Role signálů sběrnice
VíceA4B38NVS, 2011, kat. měření, J.Fischer, ČVUT - FEL. Rozhraní mikrořadiče, SPI, IIC bus,.. A438NVS, kat. měření, ČVUT - FEL, Praha. J.
Rozhraní mikrořadiče, SPI, IIC bus,.. A438NVS, kat. měření, ČVUT - FEL, Praha J. Fischer 1 Náplň přednášky Druhá část. přednášky 12 Sériové rozhraní SPI, Sériové rozhraní IIC A4B38NVS, 2011, kat. měření,
VíceLinux na prapodivných deskách. LinuxDays 2017, Lenka Kosková Třísková Technická univerzita v Liberci
Linux na prapodivných deskách LinuxDays 2017, Lenka Kosková Třísková Technická univerzita v Liberci Prapodivné desky? Se systémem od výrobce (BeagleBoard black) S podporou pro vývoj vlastní distribuce
Více9. Praktická verifikace
Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt 9. Praktická verifikace EVROPSKÝ SOCIÁLNÍ FOND PRAHA & EU: INVESTUJENE DO VAŠÍ BUDOUCNOSTI Pravidla, postupy Testovací prostředí
VíceProgramovatelné automaty SIMATIC S7 a S5
Programovatelné automaty SIMATIC S7 a S5 ST-7UEBER přehledové školení zaměřené na PLC SIMATIC S7 délka kurzu 1 den - Přehled a výkonové charakteristiky automatizačních a programovacích zařízení - Struktura,
VícePříklady popisu základních obvodů ve VHDL
Příklady popisu základních obvodů ve VHDL INP - cvičení 2 Michal Bidlo, 2008 bidlom@fit.vutbr.cz entity Circuit is port ( -- rozhraní obvodu ); end Circuit; Proces architecture Behavioral of Circuit is
VíceČinnost CPU. IMTEE Přednáška č. 2. Několik úrovní abstrakce od obvodů CPU: Hodinový cyklus fáze strojový cyklus instrukční cyklus
Činnost CPU Několik úrovní abstrakce od obvodů CPU: Hodinový cyklus fáze strojový cyklus instrukční cyklus Hodinový cyklus CPU je synchronní obvod nutné hodiny (f CLK ) Instrukční cyklus IF = doba potřebná
VíceZáklady informatiky. 2. Přednáška HW. Lenka Carr Motyčková. February 22, 2011 Základy informatiky 2
Základy informatiky 2. Přednáška HW Lenka Carr Motyčková February 22, 2011 Základy informatiky 1 February 22, 2011 Základy informatiky 2 February 22, 2011 Základy informatiky 3 February 22, 2011 Základy
VíceS ROZHRANÍM JTAG FAKULTA INFORMAČNÍCH TECHNOLOGIÍ BRNO UNIVERSITY OF TECHNOLOGY FACULTY OF INFORMATION TECHNOLOGY DEPARTMENT OF COMPUTER SYSTEMS
VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ BRNO UNIVERSITY OF TECHNOLOGY FAKULTA INFORMAČNÍCH TECHNOLOGIÍ ÚSTAV POČÍTAČOVÝCH SYSTÉMŮ FACULTY OF INFORMATION TECHNOLOGY DEPARTMENT OF COMPUTER SYSTEMS UNIVERZÁLNÍ PROGRAMÁTOR
VíceProfilová část maturitní zkoušky 2015/2016
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2015/2016 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika
VíceSYSTÉM PRO KONFIGURACI KOMUNIKAČNÍCH TERMINÁLŮ A VIZUALIZACI STAVOVÝCH DAT Z KOLEJOVÝCH VOZIDEL
SYSTÉM PRO KONFIGURACI KOMUNIKAČNÍCH TERMINÁLŮ A VIZUALIZACI STAVOVÝCH DAT Z KOLEJOVÝCH VOZIDEL SYSTEM FOR CONFIGURATION OF COMMUNICATION TERMINALS AND VISUALIZATION OF STATE INFORMATION FROM RAIL VEHICLES
VíceProfilová část maturitní zkoušky 2014/2015
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2014/2015 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika
VíceNSWI /2011 ZS. Principy cpypočítačůčů aoperačních systémů ARCHITEKTURA
Principy cpypočítačůčů aoperačních systémů ARCHITEKTURA Literatura W.Stallings: Computer Organization & Architecture J.L.Hennessy, P.A.Patterson: Patterson: Computer Architecture: a Quantitative Approach
VíceParalelizace datových přenosů
Paralelizace datových přenosů přes rozlehlé vysokorychlostní sítě Martin Čížek Vedoucí: Ing. Antonín Král Katedra počítačů FEL ČVUT Zimní semestr 2005 Martin Čížek (FEL ČVUT) Paralelizace datových přenosů
VíceVyužití ICT pro rozvoj klíčových kompetencí CZ.1.07/1.5.00/
Střední odborná škola elektrotechnická, Centrum odborné přípravy Zvolenovská 537, Hluboká nad Vltavou Využití ICT pro rozvoj klíčových kompetencí CZ.1.07/1.5.00/34.0448 CZ.1.07/1.5.00/34.0448 1 Číslo projektu
VíceADMINISTRACE POČÍTAČOVÝCH SÍTÍ. OPC Server
ADMINISTRACE POČÍTAČOVÝCH SÍTÍ OPC Server Funkce a využití v průmyslové automatizaci Jiří NOSEK 2011 Co je OPC Server? OPC = Open Process Control (původně OLE for Process Control) sada specifikací průmyslového
VícePROGRAMOVATELNÉ LOGICKÉ OBVODY
PROGRAMOVATELNÉ LOGICKÉ OBVODY (PROGRAMMABLE LOGIC DEVICE PLD) Programovatelné logické obvody jsou číslicové obvody, jejichž logická funkce může být programována uživatelem. Výhody: snížení počtu integrovaných
Více2. Entity, Architecture, Process
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš
VíceVyužití moderních přístupů při budování Technologického centra kraje
Využití moderních přístupů při budování Technologického centra kraje Tomáš Horák, CCIE #11783 Systems Engineer, Data Center & Collaboration Email/XMPP: tohorak@cisco.com 2012 Cisco and/or its affiliates.
VíceXD Routing a vstupní I/O systém. Digitální broadcast technologie
Řada 52 XD Routing a vstupní I/O systém Digitální broadcast technologie Design Core XD a Core XC systému Core - Jádro systému 52/XC Core je DHD centrální procesor pro menší a střední mixážní pulty se zpracováním
VíceCentrum kompetence automobilového průmyslu Josefa Božka - AutoSympo a Kolokvium Božek až , Roztoky -
Popis obsahu balíčku WP26: Pokročilé ICT systémy vozidel návrh a testování WP26: Pokročilé ICT systémy vozidel návrh a testování Vedoucí konsorcia podílející se na pracovním balíčku České vysoké učení
VíceEXTRAKT z české technické normy
EXTRAKT z české technické normy Extrakt nenahrazuje samotnou technickou normu, je pouze informativním 35.240.60 materiálem o normě. Komunikační infrastruktura pro pozemní mobilní zařízení (CALM) Architektura
VíceŘÍZENÍ FYZIKÁLNÍHO PROCESU POČÍTAČEM
VYSOKÁ ŠKOLA CHEMICKO-TECHNOLOGICKÁ V PRAZE FAKULTA CHEMICKO-INŽENÝRSKÁ Ústav počítačové a řídicí techniky MODULÁRNÍ LABORATOŘE ŘÍZENÍ FYZIKÁLNÍHO PROCESU POČÍTAČEM Popis výukového systému Armfield PCT40A
VíceSběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informační systémy 2 Obsah: Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC ROM RAM Paměti typu CACHE IS2-4 1 Dnešní info: Informační systémy 2 03 Informační systémy
VíceRozhraní mikrořadiče, SPI, IIC bus,..
Rozhraní mikrořadiče, SPI, IIC bus,.. Přednáška 14 - X38MIP -2009, kat. měření, ČVUT - FEL, Praha J. Fischer 1 Rozhraní SPI Rozhraní SPI ( Serial Peripheral Interface) - původ firma Motorola SPI není typ
VíceTestování pamětí (Memory BIST)
Testování pamětí (Memory BIST) Testování a spolehlivost ZS 2011/2012, 10. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Evropský sociální fond
VícePraktické úlohy- 2.oblast zaměření
Praktické úlohy- 2.oblast zaměření Realizace praktických úloh zaměřených na dovednosti v oblastech: Měření specializovanými přístroji, jejich obsluha a parametrizace; Diagnostika a specifikace závad, měření
VíceTECHNICKÁ SPECIFIKACE VEŘEJNÉ ZAKÁZKY
Příloha č. 3 k č.j. MV-159754-3/VZ-2013 Počet listů: 7 TECHNICKÁ SPECIFIKACE VEŘEJNÉ ZAKÁZKY Nové funkcionality Czech POINT 2012 Popis rozhraní egon Service Bus Centrální Místo Služeb 2.0 (dále jen CMS
VíceMikrořadiče fy ATMEL
Mikrořadiče fy ATMEL Struktura mikrořadičů fy ATMEL progresivní typy AVR je navržena tak, aby co nejvíce vyhovovala i překladačům vyšších programovacích jazyků, zejména široce používaného jazyka C. Optimalizované
VíceRozhraní mikrořadiče, SPI, IIC bus,.. Přednáška 11 (12)
Rozhraní mikrořadiče, SPI, IIC bus,.. Přednáška 11 (12) A438NVS, kat. měření, ČVUT - FEL, Praha J. Fischer A4B38NVS, 2012, J.Fischer, kat. měření, ČVUT - FEL 1 Náplň přednášky Sériová rozhraní rozhraní
VíceÚvod do GPGPU J. Sloup, I. Šimeček
Úvod do GPGPU J. Sloup, I. Šimeček xsimecek@fit.cvut.cz Katedra počítačových systémů FIT České vysoké učení technické v Praze Ivan Šimeček, 2011 MI-PRC, LS2010/11, Predn.3 Příprava studijního programu
VíceIntegrovaná střední škola, Sokolnice 496
Integrovaná střední škola, Sokolnice 496 Název projektu: Moderní škola Registrační číslo: CZ.1.07/1.5.00/34.0467 Název klíčové aktivity: III/2 - Inovace a zkvalitnění výuky prostřednictvím ICT Kód výstupu:
VíceÚvod Terminologie, typy defektů, poruch
Úvod Terminologie, typy defektů, poruch Testování a spolehlivost ZS 2011/2012, 1. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Evropský sociální
VíceSběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informatika 2 Technické prostředky počítačové techniky - 2 Přednáší: doc. Ing. Jan Skrbek, Dr. - KIN Přednášky: středa 14 20 15 55 Spojení: e-mail: jan.skrbek@tul.cz 16 10 17 45 tel.: 48 535 2442 Obsah:
VíceTestování kombinačních obvodů Intuitivní zcitlivění cesty, D-algoritmus
Testování kombinačních obvodů Intuitivní zcitlivění cesty, D-algoritmus Testování a spolehlivost ZS 2/22, 2. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií
Více