SOI technologie. Studijní materiál k předmětu A4M34SIS ČVUT FEL katedra mikroelektroniky

SOI technologie Studijní materiál k předmětu A4M34SIS ČVUT FEL katedra mikroelektroniky Technologie SOI je v zásadě pokračovaní technologie CMOS. Přechod od CMOS k SOI není ani zdaleka takovým skokem jako přechod od bipolárních tranzistorů k CMOS. Následující obrázek ukazuje srovnání tranzistoru CMOS a SOI. Z obrázku je patrné že hlavní rozdíl spočívá v existenci tzv. utopené vrstvy (BOX = Burried OXid). Tato vrstva izoluje tranzistor od ostatních tranzistorů na čipu, a výrazně zlepšuje jeho parametry. Hlavní výhody technologie jsou následující: 1 přibližně o čtvrtinu rychlejší zařízení (menší parazitní kapacity S a D) 2 o polovinu nižší spotřeba 3 větší využití plochy čipu 4 žádný efekt zpětného hradla 5 imunita vůči latch-upu 6 menší vliv konečné délky kanálu 7 větší odolnost vůči radiaci a chybám jí způsobenými (soft-errors) 8 možnost provozu při teplotách až do 250 C

Technologie SOI má samozřejmě i své nevýhody. Mezi hlavní patří: 1 Parazitní bipolární tranzistory 2 Nižší tepelná vodivost 3 Hystereze prahového napětí 4 Potřeba vyvazujícího (decoupling) kapacitoru Základní druhy SOI Existují dva základní druhy technologie SOI: částečně ochuzená (Partially-Depleted) a plně ochuzená (Fully-Depleted). PD technologie využívá částečně ochuzeného hradla tranzistoru. Mezi její hlavní přednosti patří návaznost na technologické postupy používané v CMOS. Ty jsou, až na použití jiného substrátu, velmi podobné nebo stejné. FD technologie naproti tomu využívá vyprázdněnou oblast tranzistoru a mnohem užší izolace hradla. Výrobní proces je proto náročnější. Oproti PD tranzistoru je FD tranzistor invertovaný a velikost prahového napětí je funkcí náboje tranzistoru. SOI: Tsi < 0.5µm SOI: Tsi < 50nm Částečně ochuzený tranzistor (PD) Plně ochuzený tranzistor (FD) Použití SOI Technologie SOI nachází svoje uplatnění v různých odvětvích elektrotechnického průmyslu. Za všechny lze jmenovat Astronautiku (pamětí, navigační komponenty), výkonové polovodiče (IGFETy), automobilový průmysl (akcelerometry) či mikroprocesory. Pro větší přiblížení jsem zařadil i stručný přehled konkrétních aplikací Mikroprocesory s vyššími taktovacími frekvencemi IBM a Motorola : Power PC AMD : Athlon 64 Grafické procesory Sony/IBM/Toshiba : PlayStation3 Obvody pro vysokorychlostní sériovou komunikaci Mitsubishi Electric : 10Gbps SERDES Ultra-low power systémy na čipu OKI : hodinky na solární energii Technologie SOI je velmi vhodná pro konstrukci obvodů s nízkou a velmi nízkou spotřebou. Dále se předpokládá využití této technologie pro konstrukci RF systémů na čipu a to díky kombinaci nízké spotřeby digitální části s izolací substrátu a možností využití substrátu s vyšší rezistivitou. Struktura součástek v SOI technologii Výroba substrátu Základem SOI je utopená vrstva izolující tranzistor od okolí. Tato vrstva je obsažena již v substrátu.

Existují tři základní způsoby přípravy substrátu: a) SIMOX (Separation by the implantation of oxygen). - Ionty kyslíku s vysokou energií jsou nastřelovány pod povrch klasického substrátu a poté je působením vysoké teploty vytvořena utopená vrstva. V průběhu nastřelování je ale povrch pronikajícími ionty silně poškozen a tak je třeba ho před použitím nechat nekrystalizovat. Při tvorbě SiO2 vzniká mechanické pnutí které může zapříčinit vznik dislokací ( roury cca 0.2μm až 1.0 μm dlouhé) či residuí kyslíku na dně utopené vrstvy. b) Svařování destiček (Bonded wafers) Místo implantace se používá dvou destiček pokrytých vrstvou oxidu které se přiloží k sobě a zahřátím spojí. Poté se horní destička ubrousí a povrch zaleští. Nevýhodou je že k výrobě jedné desky s utopenou vrstvou jsou třeba dvě desky s normálním substrátem. c) Smart Cut je v podstatě vylepšením předchozí techniky. Aby se druhá destička zachovala a nebyla zničena broušením, je pod vrstvu oxidu implantována vrstva vodíkových iontů. Při svařování způsobí teplota vytvoří napětí kolem této vrstvy a dojde k vzniku zlomu. Odlomená destička se dá poté znovu využít.

Tloušťka utopené vrstvy je typicky 5-400nm, pro procesory se používá tlušťka typicky 50 180 nm. Volba tloušťky závisí mj. i na tom zda používáme PD či FD tranzistory při použití FD tranzistoru je požadovaná tloušťka utopené vrstvy nižší. Struktura tranzistoru Tranzistory vyrobené technologií SOI mají mnoho společných vlastností s tranzistory CMOS. Schéma SOI tranzistoru je na následujícím obrázku (PD SOI FET). Křemík je odizolován utopenou vrstvou a oxidem křemíku na obou stranách (Silicon Trench Isolation stejná technologie používaná v CMOS technologii). Tloušťka hradlového oxidu Tox je taktéž stejná jako u CMOS. Ochuzená oblast se rozprostírá v substrátu mezi hradlem a přechody S-B a S-D. V tomto schématu je naznačen zbylý náboj v oblasti tento tranzistor je tedy typu PD (Partially-Depleted). V částečně ochuzené struktuře je (podél délky) rozložena vysoká rezistance, nicméně náboj je mobilní. Tuto rezistanci lze kontrolovat šířkou ochuzené oblasti která je úměrná přiloženému napětí. Se zvětšující se ochuzenou oblastí se snižuje přítomný náboj a rezistance se zvětšuje. Mobilita náboje je důvod specifických vlastností této struktury. Nevýhodou této struktury je přítomnost paralelního parazitního bipolárního tranzistoru. Pro NFET je tento tranzistor typu NPN. Vzhledem k tomu že potenciál substrátu je plovoucí, je také plovoucí báze tohoto parazitního tranzistoru. Vlivu tohoto parazitního tranzistoru se kompenzuje vyšší dotací nebo nižší hloubkou implantace, která způsobuje větší rozlití náboje u přechodů SB, SD. Parazitní bipolární tranzistor je nutné uvažovat při návrhu a modelování obvodů. Struktura FD FET je velmi podobná struktuře PD FET. Je zde stejná izolace (STI) i utopená vrstva. Velký rozdíl je v tloušťce křemíku u FD FET je vrstva mnohem tenčí než u PD FET. Dále: dotace substrátu u FD FET v N-jámě je nižší než u PD FET. Tím je dosaženo plného vyklizení aktivní vrstvy. Právě tloušťka křemíku je FD FET

kritickým parametrem ovlivňuje velikost prahového napětí. Kontakty na substrát V technologii CMOS je možné kontrolovat potenciál substrátu zvlášť pro každou strukturu/součástku. Je nutné ale použít trojitou jámu a celá struktura potom zabírá mnoho místa. Tradiční CMOS technologie používají dvou jam na substrátu typu p. Řízení potenciálu P-MOSů je možné jen dohromady pro celou N-jámu. V technologii PD SOI je možné ke kontrole potenciálu substrátu využít vodivé cesty pod tranzistorem. Pro PFET je nutné vytvořit kanál vodivosti n, pro NFET tranzistor kanál vodivosti p. Struktura takových kontaktů vypadá zhruba následovně: Tyto kontakty se pro běžné obvody nepoužívají, protože zvyšují kapacitu hradla, zvyšuje náboj v substrátu a zabírá místo na čipu. Tyto kontakty se využívají spíše pro speciální (na parametry kritické) návrhy. Diody Dioda v SOI vypadá velmi podobně jako FET. Oblast přináležející s je anoda a oblast d katoda. Anoda má dotaci p, katoda n. Proud teče na rozdíl od diody v CMOS (objemově) pouze hranou. Ve srovnání s diodou CMOS ale dioda SOI zabírá více místa a má vyšší parazitní odpor. Gate struktury se připojuje obvykle na katodu. Rezistory Rezistor se v SOI vytváří podobně jako v CMOS technologii. Rezistor je MOS struktura (ochuzená) s uzemněným hradlem. Rezistory z polykrystalického křemíku je obdobný jako v CMOS. Jámový rezistor (NWELL) v technologii SOI nefunguje. Oddělovací kondenzátory (Decoupling Capacitors) Kondenzátory se v SOI realizují také podobně jako v CMOS. SOI kapacitor má ale díky vyšší rezistanci substrátu vyšší parazitní odpor, který degraduje frekvenční vlastnosti kapacitoru. SOI také nevyužívá kapacity PN přechodů SB a DB.

Jedním z důležitých problémů v obou technologiích je prevence zkratů způsobených defekty v tenké vrstvě oxidu. V praxi se používá zapojení paralelně s tranzistorem FET. Pokud se defekt vyskytne, FET lze zavřít a předejít tak zkratu. Vlastnosti tranzistorů SOI Tranzistor SOI je na první pohled svou strukturou velmi podobný klasickému MOS tranzistoru používanému v CMOS technologii. Při bližším zkoumání ale narazíme na zcela odlišné vlastnosti které jsou způsobeny hlavně izolovaným nábojem v substrátu. PN přechody v SOI FET Základem PD FET v technologii SOI jsou dvě diody na rozhraních S-B a D-B. Dioda na přechodu S-B je obvykle slabě závěrně polarizovaná a dioda D-B je polarizována propustně. Klasické charakteristiky těchto diod jsou na následujícím obrázku Kapacita mezi S a D je silně závislá na rozdílu potenciálů těchto elektrod. Při vyšším rozdílu potenciálu je kapacita díky rozšiřování vyprázdněných oblastí nízká. Při nižším rozdílu potenciálu je díky nižší šířce vyprázdněných oblastí kapacita vysoká. Kapacita přechodů má velký vliv na chování SOI MOSFE tranzistoru. Diodami protéká velmi malý proud protože jsou silně závěrně polarizovány. Při tomto transportu nosičů se uplatňují tři hlavní mechanizmy: 1 Rekombinace elektron-díra v oblasti prostorového náboje 2 Vliv defektů v OPN díky které narušují gradient dotačního profilu. 3 Transport nosičů s vysokou energií které překonají bariéru Proud diodou může být popsán klasickou rovnicí I =I 0 e qv /kt 1

Nárazová ionizace Majoritní nosiče náboje (elektrony u NFEtů, díry u PFETů) mají schopnost poškodit strukturu FET, pokud jsou excitovány na vyšší energii silným polem. Poškození se v průběhu života součástky sčítá a může způsobuje zvýšení prahového napětí a snížení ID NFETu (u PFETu snížení prahového napětí a zvýšení ID). Degradace struktury ovlivňuje výkon a může vést až k výpadku části zařízení. Na násedujícím obrázku je naznačena změna voltampérové charakteristiky tranzistoru v důsledku působení nárazové ionizace Existují tři typy horkých nosičů přičemž v SOI se zabýváme pouze dvěma prvními. 1 Vodivé horké nosiče (conducting hot-carriers) 2 Nevodivé horké nosiče (nonconducting hot-carriers) 3 Substrátové horké nosiče (substrate hot-carriers) Vodivé horké nosiče se objevují pokud je tranzistor zapnutý. Pokud napětí na řídící elektrodě klesne pod určitou úroveň, dojde k zaškrceni inverzní vrstvy (pinch-off). Elektrické pole na krátkém úseku, který tvoří bariéru, je dost vysoké nato aby předalo nosičům náboje dost energie na to, aby přešly do oxidu hradla. Nevodivé horké nosiče vznikají podobným způsobem jako vodivé horké nosiče. Situace je ale trochu jiná: drain je na úrovni VDD, source na GND a gate má napětí nižší než VT. V tomto uspořádání má část nosičů dost energie na poškození hradlového oxidu. Tento jev se objevuje nejvíce u tranzistorů s krát

History efekt Jednou z vlastností PD SOI tranzistoru je tzv. history efekt. Spočívá v tom že voltampérová charakteristika tranzistoru není statická ale závislá na množství náboje v tranzistoru a jeho distribuci, tedy na předchozím stavu tranzistoru. Náboj může do tranzistoru vstupovat. To je obvykle pomalý proces a v závislosti na amplitudě trvá řádově milisekundy. Cesty vedoucí náboj ven z tranzistorů jsou podstatně rychlejší. V podstatě může tento proces probíhat stejně rychle jako inverze. Mechanizmy vstupu náboje: 1 Nárazová ionizace vytváří páry elektron-díra. Některé z nich nerekombinují. Elektron je poté vázán polem řídící elektrody zatímco díra se uvolní a přidá k náboji v aktivní oblasti. (1) 2 Proud přechody SB a DB představují další zdroj náboje v aktivní oblasti (2, 3) Mechanizmy výstupu náboje Vlivem hromadění náboje se diody na přechodech SB, DB stávají propustně polarizovanými a proud akumulovaný v aktivní těle tranzistoru může odtékat. Změna potenciálu na gate či drainu způsobí propustnou polarizaci diod SB, DB a proud skrz ně může odtékat. Typicky se vyskytuje na přechodu SB. Na následujících obrázcích jsou závislosti množství náboje na přiloženém napětí na elektrodách (VDRAIN = GND vlevo, = VDD vpravo)

Množství náboje dále ovlivněno těmito faktory: předchozí stav tranzistoru, funkce tranzistoru (změny napětí na source, drain), rychlost přeběhu a kapacita vstupu, délka kanálu, napájecí napětí, teplota přechodu a pracovní frekvence. Operační módy PD SOI MOSFET Vyvážený stav (equilibrium state) je charakterizován neměnnými potenciály na všech elektrodách po dostatečně dlouho dobu. Stabilní stav (steady state) pokud tranzistor pracuje s neměnnými potenciály na elektrodách source a drain a neměnnou pracovní frekvencí. Dynamický stav (dynamic state) pokud je potenciál substrátu se dynamicky mění VA charakteristika Pakliže se mění operační mód transistoru z akumulace k inverzi a saturaci, tranzistor přechází oblastí napětí UG kde se objevují maxima nárazové ionizace. Injekce náboje do prostoru aktivní oblasti má nezanedbatelný vliv na dynamické chování tranzistoru. Vlivem změny prahového napětí v závislosti na nahromaděném náboji dostává voltampérová charakteristika tvar znázornění na obrázku Vliv na nelinearitu mají následující veličiny 1 Proud drainem měřený stejnosměrně. 2 UG 3 díky závislosti na ionizaci majoritních nosičů se nelinearita objevuje u VDS ~ VDD/2 Snižování bariéry (Drain-Induced Barrier Lowering) Tento je obdobný jako u tranzistoru MOSFE. U tranzistoru s relativně krátkým kanálem je změna podprahového proudu úměrná napětí VDS. U SOI tranzistoru je tato závislost uměle vysoká. Při změně napětí

zůstává délka kanálu dostatečná, nicméně vliv potenciálu substrátu na prahové napětí je velký a díky jemu se vytváří dojem vysokého DIBL efektu. Obrázek znázorňuje protichůdné vlivy ochuzení kanálu a závislost prahového napětí na náboji substrátu. Délka kanálu L se snižuje s vyšším napětím na kanálu a snižuje tím prahové napětí. Zvětšování délky LX zvětšuje náboj v substrátu. Body efekt a vliv krátkého kanálu Tranzistory PD SOI jsou díky izolaci aktivní oblasti necitlivé na tento jev. Designeři si ale musí dát při návrhu pozor na návyky získané při navrhováni CMOS obvodů. U klasické CMOS technologie se vyskytuje závislost prahového napětí na délce kanálu. Tato charakteristika je pro SOI tranzistory závislá na prahovém napětí ale celkově plošší než u CMOS viz obrázek Vliv parazitního bipolárního tranzistoru Ve skutečnosti lze parazitní bipolární tranzistor nalézt i u klasických CMOS tranzistorů tato parazitní součástka je například příčinou latch-upu. V technologii SOI je ale vliv těchto struktur podstatně větší než u CMOS a to díky plovoucímu potenciálu substrátu. Aktivní oblast představuje bázi, drain kolektor a source emitor parazitního tranzistoru.

Elektrony v bipolárním tranzistoru na obrázku se pohybují difuzí mezi emitorem a kolektorem za přítomnosti potenciálového rozdílu mezi kolektorem a bází. PD-SOI NFE tranzistor obsahuje parazitní bipolární tranzistor typu NPN. Plovoucí potenciál aktivní oblasti se může dostat dostatečně vysoko na to aby parazitní tranzistor začal fungovat. Při dostatečném náboji v substrátu bude PN oblast v přechodu BS polarizována závěrně a bu jí protékat malý proud doku nebude náboj plně kompenzován. Současně začne parazitní tranzistor zesilovat tento proud. Při konstrukci tranzistoru se snažíme udržet koeficient zesílení parazitního tranzistoru β dostatečně nízký, v závislosti na napájecím napětí VDD může být tento koeficient i větší než 1. Pokud je náboj náboj v kanálu držen na nízké hodnotě jako například u rychlé logiky, pak je vliv parazitního tranzistoru zanedbatelný. Dva důležité vlivy které ovlivňují efekt parazitního tranzistoru jsou délka kanálu a frekvence přepínání. S nižší frekvencí přepínání proud tranzistorem stoupá, s klesající délkou kanálu klesá. Souvisí to s úměrou množství náboje a délky kanálu. Dalším parametrem který ovlivněnu chování této parazitní struktury je teplota a velikost napájecího npětí. S volbou napájecího napětí souvisí velikost průkazového napětí parazitního tranzistoru která se pohybuje kolem 2,5V. Velikost tohoto napětí ovlivňuje samozřejmě také délka kanálu tranzistoru. V praxi se pro obvody SOI používá napájecí napětí 1,5V a méně. Tato oblast je dostatečně vzdálená průrazu bipolárního tranzistoru. Parazitní tranzistor na dně aktivní oblasti (backchannel device) Silná vrstva oxidu na dně aktivní oblasti může za určitých okolností působit jako hradlový oxid a potenciál substrátu pod touto vrstvou je potom ekvivalentní. Na dně aktivní oblasti potom vzniká parazitní kanál, který může nepříjemně ovlivnit vlastnosti tranzistoru. Jako protiopatření se používá vhodná dotace substrátu pod hradlovou vrstvou, která může až 4x zvednou prahové napětí parazitní struktury, a zemnění substrátu. Modely tranzistorů DC model

Základními prvky stejnosměrného modelu tranzistoru jsou proudové zdroje IDS a III reprezentující průchozí proud D-S a proud lavinové ionizace. Dále pak model obsahuje dvě diody reprezentující oblasti prostorového náboje kolem oblastí S a D. Každá z těchto diod může být polarizována propustně či závěrně. Potenciál v substrátu se ustálí na rovnoměrné hodnotě mezi VDD a GND. AC model Střídavý model je složen z tranzistorů reprezentujících parazitní kapacity v tranzistoru. V tomto modelu není zahrnut vliv parazitní bipolárního tranzistoru. Základní metody transportu nosičů náboje v SOI tranzistoru Funkce SOI tranzistoru je založena na existenci pěti základních možností transportu náboje: 1 konvenční průchozí proud (conventional punch-through current) požívání LDD zůstává aktuálním i u SOI technologie 2 konvenční podprahový proud u napětí nižších než prahové. 3 Proud parazitní bipolární strukturou 4 Průrazný proud bipolární struktury 5 parazitní struktura na dně aktivní oblasti

Závěr Technologie SOI představuje důstojného nástupce technologii CMOS. Technologie je vhodná pro výkoné systémy u nichž je snaha o co nejvyšší pracovní kmitočet. Přechod na tuto technologii je snažší právé díky jisté návaznosti na CMOS. Je třeba ale postupovat uvážlivě protože chování tranzistorů vyrobených touto technologií vykazuje oproti klasické technologii CMOS jisté odlišnosti, se kterými se musí návrhář vyrovnat. Některé parazitní jevy jsou potlačeny, ale je více těch které nemají v CMOS protějšek. Je třeba také kvalitativně zcela jiný přístup k tranzistoru, protože konkrétní chování není ovlivněno jen potenciálem řídích elektrod a technologickými parametry ale i předchozím stavem tranzistoru a nábojem obsaženým v těle tranzistoru. Snažil jsem se ve své práci přiblížit trochu tuto technologii a poukázat na její vlastnost. Rozhodně si nekladu za cíl zabývat se detaily a proto bych si dovolil případné zájemce o hlubší vhled do této problematiky odkázat na příslušnou odbornou literaturu. Litertura [1] Web: http://www.us.design-reuse.com/soi [2] R. Puri, C.T. Chuang, SOI digital circuits: design issues, 13th International Conference on VLSI design, 2000 http://www.eecs.umich.edu/~brown/presentations/src/src-review-oct00.pdf [3] http://sysopt.earthweb.com/articles/soi/ [4] http://www.future-fab.com/documents.asp?grid=215&d_id=1330 [5] http://www.soisic.com/insulator/soi/news/soi_news.php