Návod k obsluze výukové desky CPLD

Transkript

1 Návod k obsluze výukové desky CPLD FEKT Brno 2008

2 Obsah 1 Úvod Popis desky Hodinový signál Segmentový displej LED zobrazení Přepínače PORT 1 - Externí vstup PORT 2 - Externí výstup Schéma CPLD desky

3 1 Úvod Výuková deska CPLD slouží pro testování jednoduchých digitálních obvodů naprogramovaných v jazyce VHDL. Deska nahrazuje klasické nepájivé pole, které pro testování digitálních obvodů není právě nejvhodnější (z důvodu vzniku různých zákmitů a nedokonalostí připojení). Její konstrukce je navrhnutá s maximální přehledností, a to oddělením testovacích prvků od prvků ochranných a stabilizačních. Popis jednotlivých součástí jako i pinové připojení vstupů na CPLD je uvedeno v následujících statích

4 2 Popis desky Jádro desky (vrchní část) je tvořené CPLD obvodem firmy Xilinx XC9572XL. Dále je to 7 segmentový zobrazovací displej, 4 spínače (Tl1 Tl4) s LED-indikcí stavu zapnutý/vypnutý, 4 zobrazovací LED diody, generátor hodinového signálu, konektor pro připojení napájecího napětí s LED-indikací připojení, konektor pro připojení programovacího rozhraní JTAG, vstupný port Port 1 (4 signálový) a výstupný port Port 2 (4 signálový). Obr. 1: Rozložení výukové desky CPLD Spodní část desky tvoří ochranné součástky (odpory), stabilizační prvky a proudové budiče, které dodávají potřebné hodnoty proudu při signálových úrovních H a L

5 2.1 Hodinový signál CPLD obvod XC9572XL je řízený externím hodinovým signálem, který vytváří mikrokontrolérem PIC 10F202K. Generovaná frekvence je 32 khz. Použité CPLD umožňuje použití hodinového signálu do 100 MHz. CLK 2 Vstupní hodinový signál In / Vstupný Segmentový displej 7-segmentový displej umožňuje zobrazení výstupních signálů. Na obrázku 2 je zobrazené používané označení jednotlivých segmentů a binární kód pro zobrazení jednotlivých číslic. Poznamenejme, že každý segment se rozsvítí při logické úrovni H a zhasne při logické úrovni L. Obr. 2: Označení segmentů A B C D E F G Následující tabulka ilustruje připojení jednotlivých segmentů na piny CPLD obvodu. Segment Pin Popis Směr A 13 - Out / Výstupní B 14 - Out / Výstupní C 16 - Out / Výstupní D 18 - Out / Výstupní E 19 - Out / Výstupní F 20 - Out / Výstupní G 21 - Out / Výstupní DP 12 - Out / Výstupní

6 2.3 LED zobrazení Výuková deska CPLD umožňuje indikaci stavu (H nebo L) výstupních signálů pomocí 4 LED. Obdobně jako při segmentovém zobrazení, tak i při indikací pomocí LED se LED rozsvítí při logické úrovni H a zhasne při logické úrovni L. LED1 5 - Out / Výstupní LED2 6 - Out / Výstupní LED3 7 - Out / Výstupní LED4 8 - Out / Výstupní 2.4 Přepínače Výuková deska CPLD obsahuje 4 přepínače SW1 SW4 s LED indikací stavu zapnutý/vypnutý. Při stavu zapnutý je na výstupu přepínače generovaná logická úroveň H a naopak, při stavu rozepnutý je na výstupu spínače generovaná logická úroveň L. SW In / Vstupní SW In / Vstupní SW In / Vstupní SW In / Vstupní 2.5 PORT 1 - Externí vstup Umožňuje připojení externího zařízení na vstup CPLD obvodu a to pomocí 4 signálových vodičů. Vstup je řízen propojovacím konektorem (jumper) Z, a to: VCC GND VCC GND Vstup zakázan Vstup povolen Přirazení jednotlivých vstupů PORTU 1 k obvodu CPLD. GND1 - Zem - INPT In / Vstupní INPT In / Vstupní INPT In / Vstupní INPT In / Vstupní

7 2.6 PORT 2 - Externí výstup Umožňuje připojení externího výstupního zařízení k obvodu CPLD a to pomocí 4 signálových vodičů. Povolení výstupu je trvale nastavené do nuly, tj. výstup je nepřetržitě povolen. INPT In / Vstupní INPT In / Vstupní INPT In / Vstupní INPT In / Vstupní GND5 - Uzemnení

8 3 Schéma CPLD desky Obr. 4: Celké schéma CPLD desky