Pokročilé architektury počítačů
|
|
- Martina Beránková
- před 7 lety
- Počet zobrazení:
Transkript
1 Pokročilé architektury počítačů Přednáška 8 Multiprocesory vláknový paralelismus Martin Milata
2 Obsah Paralelní architektury MIMD model Multi-jádrové a multi-vláknové procesory Klasterové řešení Sdílení pamětí Symetrická sdílená paměť Distribuované paměť klasteru Koherence Cache pamětí Protokoly zajištění koherence Synchronizace
3 Taxonomie paralelní architektury Dělení architektur podle typů instrukcí Single instruction stream, single data stream (SISD) Single instruction stream, multiple data streams (SIMD) Stejnou instrukci provádí množina procesorů nad různými daty paralelně (oddělené datové pamětí, ale sdílená instrukční část) Procesory s datovým paralelismem (data-level parallelism) Vektorové procesory a grafické procesory (GPU) Multiple instruction stream, single data stream (MISD) Klasický uniprocesor jedno-jádrové jedno-vláknové počítače Proces s komerčním využitím dnes neexistuje Multiple instruction stream, Multiple data stream (MIMD) Procesor načítá vlastní instrukce a pracuje s vlastními daty Kategorie procesorů s paralelismem vláken (thread-level parallelism)
4 MIMD model multiprocesorů Faktory přispívající k rozšíření MIMD modelu MIMD může poskytnout velice flexibilní řešení MIMD je obvykle výhodný v poměru cena/výkon Kombinace HW a SW podpory přináší možnost použití jako single-user multiprocesorový systém pro výpočetně náročné aplikace Multiprocesorové a multijádrové systémy Klasterové počítače MIMD architektura v praxi Rozlišujeme dva přístupy k jejich realizaci Komoditní klastery budované z běžných komponent (blade provedení serverů) Zakázkové (Custom) klastery konstruované jako kompletní řešení. Obvykle optimalizované pro konkrétnější typ paralelních úloh.
5 Pojem vlákno Vlákno jako součást spuštěné aplikace V rámci jednoho procesu resp. kontextu jsou definovány dílčí (pseud-)paralelně prováděné sekce tzv. odlehčené procesy Na rozdíl od procesů, vlákna sdílejí paměťový adresním prostor Hlavním přínosem je jednodušší přepínání mezi jejich prováděním Vlákno jako oblast prováděná procesorem Multi-vláknová architektura pojem vlákno používá k referenci části kódu prováděné procesorem s tím, že jednotlivá vlákna v tomto pojetí nemusí přináležet jednomu procesu Vlákno tak nemusí sdílet adresní prostor s druhým, které je na multivláknovém procesoru vykonáváno Každé vlákno může náležet do odlišného kontextu resp. jinému procesu
6 Multi-jádrové procesory Více procesorových jader umístěných na jednom čipu (multicore) Lepší výrobní technologie umožňuje umístit více tranzistorů na čip Jádra obvykle sdílejí některé prostředky (I/O sběrnice, paměťová sběrnice, některá s úrovní cache) Počátky více-jádrových procesorů - IBM Power4, (Sun T1, Intel Xeon-MP) Dnešní více jádrové procesory obvykle kombinují multi-jádorvý a multi-vláknový přístup Desktopové procesory AMD Athlon II a Intel i[357] architektury
7 Multi-vláknové procesory Procesory s HW podporou efektivního vykonávání více vláken Vlákna sdílejí prostředky jednoho výpočetního jádra (výpočetní jednotky, cache, TLB, ) Interleaved multithreading Přináší možnost efektivního střídání zpracovávaných instrukci více (obvykle dvou) vláken Mírnění dopadů datových závislostí mezi instrukcemi Jedno vlákno je zablokováno přístupem do paměti, instrukce druhého mohou efektivně využívat procesor Efektivnější a intenzivnější páce s cache Nevýhody jsou spojeny s sdílením a tedy soupeřením vláken o prostředky procesoru a více či méně nutnou replikací některých zdrojů (registry a řídící struktury CPU)
8 Multi-vláknové procesory Simultaneous multithreading (SMT) Intel představil na procesoru Intel Pentium 4 v podobě HyperThreading Technology (HTT) Umožňuje souběžné vydávání instrukcí různých vláken (v současné době instrukcí dvou vláken) V jednom vláknu se obvykle nenachází dostatek nezávislých instrukcí pro paralelní vydání Vyžaduje ze své podstaty superskalární procesor Nutná replikace řídících částí procesoru a architekturních registrů Přínos multi-vláknového zpracování je závislý na aplikacích, které jsou vykonávány Sdílené prostředky se nesmí stát úzkým místem procesoru Problémy tzv. plýtvání cache pamětí
9 Otázka vykonávání programu Multi-jádrové procesory Programy mohou být zcela nezávislé samostatné procesy Procesor obsahuje všechny informace potřebné k provádění procesu (kontext procesu registry, prvky práce s pamětí - cache, TLB ) Multi-vláknové procesory Každé jádro provádí vlastní instrukční stream V závislosti na technologii přepínání vláken se může fyzický procesor k OS tvářit jako více logických procesorů Jednotlivá vlákna pak nejsou chápána jako součást jednoho procesu (nemusí sdílet adresní prostor) Nezávislý běh dvou procesů, které sdílí některé části procesoru Efektivní využití Multi-[vláknových jádrových] procesorů je podmíněna dostatkem paralelismů v podobě běžících procesů nebo vláken jedné aplikace
10 Dvě třídy MIMD multiprocesorů Třídy se odvíjí od počtu procesorů, který v důsledku definuje organizaci paměti a propojovací strategii Architektura s centralizovanou sdílenou pamětí Menší počet procesorů (méně než 100) umožňuje sdílení jedné centralizované paměti Použití cache pamětí per procesor Sdílená paměť dělená do banků (větší propustnost) Pro všechny procesory zůstává zachována stejná (uniformní) přístupová doba Uniform Memory Access (UMA) se Symmetric (shared-memory) Multiprocessors (SMPs)
11 MIMD s centralizovanou sdílenou pamětí
12 Dvě třídy MIMD multiprocesorů Architektura multiprocesorů s fyzicky distribuovanou pamětí Umožňuje použití většího počtu procesoru v klasteru v porovnání s architekturou se sdílenou pamětí Lepší škálovatelnost - cenově dostupnější řešení složené z většího počtu levnějších pamětí Větší šířka pásma každý uzel přispívá šířkou lokální směrnice k její celkové velikosti Redukce latence přístupu do paměti - většina přístupu řešena lokálně v rámci jednoho uzlu Komplikovaný a pomalý přístup do pamětí jiných uzlů (vzdálený přístup) Jednotlivé uzly musejí být propojeny vhodnou propojovací sítí (obousměrná přepínaná síť, vedlejší multidimenzionální síť)
13 MIMD s fyzicky distribuovanou pamětí
14 Modely přístupu k paměti Na základě modelu adresního prostoru sdílené paměti rozlišujeme dva přístupy Sdílený adresní prostor Adresní prostor je rozprostřen přes všechny uzly resp. části distribuované paměti Vytváří tím jeden logický sdílený adresní prostor Pomocí něj může být adresována libovolná paměťová buňka kdekoliv v distribuované soustavě Model se nazývá Distributed shared-memory (DSM) Přístupová doba v rámci celého prostoru není jednotná Přístup k lokální částí distribuované paměti je výrazně kratší ve srovnání s latencí vzdáleného přístupu Nonuniform memory access (NUMAs) Stejná fyzická adresa vždy ukazuje na stejnou paměťovou buňku
15 Modely přístupu k paměti Per uzel privátní adresní prostor Každý uzel disponuje vlastním adresním prostorem Uzel lze chápat jako samostatný počítač (Obvykle je samostatným počítačem). Procesor nemá přímou možnost adresovat paměť jiného uzlu Stejná fyzická adresa na různých uzlech reprezentuje různé paměťové buňky Preferovaný paměťový model pro dnešní klasterová řešení Přístup k paměti cizích uzlů Sdílený adresní prostor Load a Store instrukce, jejichž implementace počítá s možným přístupem mimo lokální paměť Privátní adresní prostory Metoda explicitního zasílání zpráv mezi procesory
16 Paralelní počítání Omezení paralelního počítání Množství možného paralelismu v programu Vysoká cena komunikace (přenos dat mezi uzly, ) Obě omezení lze částečně zmírnit návrhem, implementací nebo reimplementací programu do podoby vhodné pro paralelní počítání Použití algoritmů, který přinese dostatečné množství možného paralelizmu Efektivní zacházení s pamětí přístupy umožňující skrýt latenci vzdáleného přístupu Lokální přístup do paměti cca 50 cyklů, vzdálený mnohem více než 1000 cyklů
17 Symetrická sdílená paměť Přístup do fyzické paměti realizován pomocí procesory společně sdílené sběrnice Použití cache pamětí pro redukci průměrné latence a potřebné šířky pásma do fyzické paměti Více úrovňová cache paměť s různým stupněm sdílení mezi procesory Cache ukládá jak privátní data (používaná pouze jedním procesorem) tak sdílená data (sdílí se mezi procesory)
18 Cache paměť a multi-procesory Uložení sdílených dat v cache paměti Redukuje přístupovou latenci a potřebnou šířku pásma pro přístup do fyzické paměti Způsobuje replikaci a dočasné uložení informace na více místech a to i v rámci stejného stupně cache hierarchie Cache přiřazená každému procesoru může obsahovat vlastní kopii dat Tím umožňuje paralelní přístup k datům bez vyvolání konfliktu na společné sběrnici Přináší problém cache koherence Potřeba zajistit, aby každé čtení datové položky obsažené v cache pamětích vrátilo pro něj aktuální zapsanou hodnotu Přináší problém konzistence Definice pořadí read a write požadavků na sdílenou datovou položku
19 Koherence paměťového systému Paměťový systém považujeme za koherentní 1. Pokud mezi zápisem procesu P na pozici X a pozdějším čtením X tímtéž procesem neprovede jiný proces na tutéž pozici zápis, bude čtená hodnota rovna zapsané 2. Pokud je mezi zápisem procesu P na pozici X a pozdějším čtením X jiným procesem Q dostatečná časové prodleva a třetí proces neprovede zápis na X, bude procesem Q čtená hodnota rovna procesem P zapsané. 3. Požadavky na zápis na pozici X jsou serializovány s tím, že pořadí zápisu hodnot na danou pozici je vnímáno stejně všemi procesy. Pokud dojde k zápisu hodnoty 1 a následně 2, pak žádný proces nemůže nejdříve přečíst hodnotu 2 a pak 1 (nebylo by dodrženo vnímání pořadí zápisů)
20 Schémata zajištění koherence Pro multiprocesorové systémy s menším počtem procesorů je obvykle protokol zajištění cache koherence implementován v HW Jeho realizace je založena na sledování datových bloků na sdílené sběrnici mezi procesory a fyzickou pamětí Dvě základní třídy protokolu pro zajištění cache koherence Directory based - Stav sdílení bloku fyzické paměti je udržován na jednom místě (directory). Přináší vyšší implementační režii než sooping. Výhodou je možnost použití s větším počtem procesorů Snooping Stav bloků neuchovává centralizovaně. Podmínkou nasazení je možnost zaslání broadcast zprávy, kterou zaregistrují všechny cache kontroléry. Změny aktualizace obsahu bloků v cache se provádí na základně odposlouchávání komunikace jiných procesorů
21 Snooping protokol Popularita narostla především díky multi-procesorům se sdílenou sběrnicí pro přístup do paměti Většina dnešních multi-jádrových procesorů Odposlech společné sběrnice je implementačně jednoduchý. Zároveň tvoří nejpodstatnější limit škálovatelnosti. Metody snooping protokolu udržování podmínek koherence Metoda exkluzivního přístupu k datové položce při zápisu Spočívá v zápisu předešlém zneplatnění dané položky v cache pamětích jiných procesorů Označuje se jako write-invalidate protocol Metoda aktualizace datové položky v cache pamětech ostatních procesorů
22 Snooping protokole Zneplatnění položek cache Nejčastěji implementovaný mechanizmus Zápis datové položky předchází zneplatnění jejich kopií v cache paměti ostatních procesorů Často implementován i pro directory based protokol Tím je zajištěn exkluzivní přístup (Jiný procesor s požadavkem na zápis musí nejdříve zaslat požadavek na zneplatnění) Následný přístup jiného procesoru k dané položce vyvolá výpadek jeho cache paměti Procesor Sběrnice Cache CPU A Cache CPU B Paměť 0 CPU A r(x) Cache miss 0 CPU B r(x) Cache miss 0 CPU A w(x) Zneplatnění 1 CPU B r(x) Cache miss
23 Implementace snooping protokolu Zneplatnění položky je zasíláno všem procesorům (resp. cache kontrolérům) pomocí sdílené sběrnice Každý pokus o zápis sdílené položky vyžaduje přístup ke sdílené sběrnici (bez něj požadavek nelze provést) Arbitr sběrnice řeší problém konfliktů při pokusu o zápis stejné položky (Požadavky jsou na sběrnici serializovány) Cache kontrolér zachytí požadavek na zneplatnění a zpracuje jej (pokud je položka v cache obsažena je zneplatněna) Přístup ostatních procesorů k aktualizované hodnotě Složitost přístupu závisí na režimu práce cache při změnách obsahu bloků Cache s okamžitou aktualizací (Write-through cache) Změny v cache jsou automaticky zapsány do paměti (náročné na šířku pásma). Výpadek cache jiného procesoru dostane aktuální hodnotu
24 Implementace snooping protokolu Přístup ostatních procesorů k aktualizované hodnotě Cache s opožděnou aktualizací (Write-back cache) Složitější implementace snooping Fyzická paměť nemusí disponovat aktuální hodnotou (uložena v bloku cache, který je označen jako modifikovaný, zapsán do paměti bude až při jeho výměně) Snooping je využit jak pro zápis tak pro čtení dat Procesor naslouchá požadavkům na čtení a pokud najde modifikovaný blok s odpovídající adresou ve své cache, poskytne jej. Požadavek na blok s fyzické paměti je následně zrušen Snooping operace vyžadují prohledávání cache Konzumace přístupového pásma, potenciální latence přístupu procesoru konflikty přístupu do cache Duplikace tagů cache (možné paralelní prohledávání), Inklusivní cache hierarchie (L1 záznamy musí být v L2 cache jen L2 cache je prohledávána při snoopingu)
25 Implementace snooping protokolu Rozlišení sdílených a privátních bloků Pro bloky jenž nejsou sdílené mezi cache různých procesorů je nežádoucí zasílání zprávy o zneplatnění na sdílenou sběrnici Plýtvání šířkou pásma sběrnice, operace s blokem může být provedena lokálně bez účasti ostatních procesorů Rozlišení bloků pomocí příznaku sdílení První požadavek na daný blok je vždy označen jako nesdílený (o blok prozatím požádal jen jeden procesor, jen ten má jeho kopii) Příznak sdílení bloku je nastaven pokud dojde k výpadku cache na stejném bloku u jiného procesoru (jiný procesor chce pracovat se stejným blokem) Výpadek cache je zasílán na sdílenou sběrnici - všechny procesory jej slyší Příznak je vynulován po zaslání požadavku na zneplatnění bloku (blok se stává exkluzivně vlastněným jedním procesorem)
26 Protokoly cache koherence MSI Jednoduchý protokol cache koherence. Zahrnuje tři stavy bloku v cache Modified: blok obsahuje modifikovaná sdílená data Share: blok obsahuje sdílená data, nejméně jeden procesor má stejný blok v cache Ivalid: blok v cache neobsahuje aktuální verzi dat MESI Vzniká jako rozšíření MSI implementace Exclusive: blok je v platném stavu umístěn jen v lokální cache není sdílen a jeho modifikace není zatížena zprávami na sběrnici MOESI rozšiřuje strategii MESI Owner: blok je sdílen ale lokální cache je jejím vlastníkem a může provádět modifikace bez zasílání zpráv na sběrnici
27 MSI transakční diagram Popis událostí Obsluhovaná událost / Důsledek zasílán na sběrnici Události způsobené procesorem PrWr zápis hodnoty PrRd čtení hodnoty Transakce na sběrnici BusRd čtení hodnoty bez následné modifikace BusRdX čtení hodnoty s následnou modifikací (zpráva pro invalidaci ostatní cache)
28 MESI transakční diagram Popis událostí Obsluhovaná událost / Důsledek zasílán na sběrnici Události způsobené procesorem PrWr zápis hodnoty PrRd čtení hodnoty Transakce na sběrnici BusRd[(S)] čtení hodnoty bez následné modifikace [sdílený resp. nesdílený blok] BusRdX čtení hodnoty s následnou modifikací (zpráva pro invalidaci ostatní cache)
29 MOESI transakční diagram Převzato z: A. James, J.McMonagle: Advanced Cache Coherency
30 MESIF Vzniká rozšířením modelu MESI Forwarding: blok obsahuje sdílená data. Od bloku Share se liší jeho privilegovaností svůj obsah poskytnout při dotazu na něj. Ostatní bloky s kopií sdílených dat dotaz ignorují. Převzato z:
31 Adresářová cache koherence Alternativa ke snooping protokolům Definované místo (Directory) ukládá informace o stavu všech bloků, které mohou být uloženy v cache Informace zahrnuje procesory, které ve své cache blok drží, příznak modifikovanosti dat, Množství informace je závislé především na velikosti pamětí a počtu procesorů Protokol se snaží minimalizovat používání společné sběrnice při operacích koherence cache Nevyžaduje explicitní přítomnost sběrnice umožňující zasílání broadcast zpráv Arbitr sběrnice a sběrnice samotná nejsou zatěžovány broadcast zprávami cache koherence
32 Adresářová cache koherence Informace o blocích mohou být ukládány Centralizovaně snazší implementace, horší škálovatelnost centralizované místo se stává úzkým hrdlem při používání paměti načtení bloku do cache vyžaduje přístup k informacím o stavu bloku Distribuovaně prostor pro ukládání stavu bloku je distribuován přes paměťové bloky nebo paměti jednotlivých výpočetních uzlů (závisí na uspořádání multiprocesorového počítače) prostor je vždy uložen na známe pozici v paměti, tak aby byl přístupný všem procesorům Fyzická adresa se může tvořit podle známého klíče (horní bity ID bloku uzlu, spodní bity offset počátku adresáře) Výpočetní uzel disponuje adresářem pro lokální paměť
33 Distribuovaný adresář
34 Jednoduchý protokol adresářové cache koherence Protokol musí implementovat dvě základní operace Výpadek při čtení (Read miss) Zápis do sdíleného bloku a invelidace (Write to a shared, clean cache block) Protokol může vycházet z následujících stavů Shared: více než jeden procesor má ve své cache daný blok, hlavní paměť obsahuje aktuální data Uncached: Data jsou uložena pouze v hlavní paměti, cache žádného procesoru je neobsahuje Modified: Právě jeden procesor má ve své cache kopii bloku, kterou modifikoval. Aktuální data jsou jen v jeho cache, hlevní paměť nemá aktuální data. Procesor je označován jako vlastník bloku
35 Jednoduchý protokol adresářové cache koherence Popis událostí Obsluhovaná událost / Důsledek zasílán na sběrnici Události způsobené procesorem PrWr zápis hodnoty PrRd čtení hodnoty Transakce na sběrnici BusRd čtení hodnoty bez následné modifikace BusRdX čtení hodnoty s následnou modifikací (zpráva pro invalidaci ostatní cache)
36 Adresářová cache koherence Položka musí být přítomna pro každý paměťový blok Počet příznaků (bitů) v položce je nejméně o jeden větší než jaký je počet procesorů Každý procesor má vlastní (Px) bit indikující zápis bloku v jeho cache Per blok existuje příznak indikující změny v bloku (Dirty bit) Pokud je blok modifikován (Ditry bit je nastaven), pak může být vlastněn pouze jedním procesorem (jen jeden Px bit může být nastaven) Uzel, který potřebuje změnit stav bloku, nerozesílá broadcast zprávy, ale komunikuje selektivně s procesory, které blok v cache vlastní
37 Adresářová koherence schéma komunikace Model požadavku čtení sdíleného bloku Získání identity procesorů, které požadovaný blok vlastní Doraz na adresář Odpověď ID procesoru/ů, které data mají v cahce Pokud jsou data modifikována, pak je ID jen jedno Získání dat z určeného procesoru Dotaz na některý z procesorů Zaslání dat a zaslání aktualizace na adresář (nastavení Px bitu pro žádající procesor)
38 Adresářová koherence schéma komunikace Model požadavku na změnu sdíleného bloku Získání identit procesorů, které mají kopii bloku dat Dotaz na adresář Odpověď s ID procesorů, jejichž cache blok obsahuje Zneplatnění bloku ve sdílených cache Zaslání požadavku na zneplatnění bloku Potvrzení požadavku blok je zneplatněn
39 Synchronizace Řešení synchronizace je obvykle implementováno jako spolupráce HW a SW HW poskytuje jednoduché primitivy, které SW používá při provádění kritických operací Implementace HW primitivů je ve své podstatě komplikované Obvykle vyžaduje R/W přístup do paměti v jedné nepřerušitelné instrukci Konstrukce dvou párů instrukcí. Pokud je operace provedena atomicky, pak druhé instrukce navrátí specifickou hodnotu Atomické provedení zaručuje, že během provádění žádný jiný procesor nemodifikoval obsah manipulované proměnné
40 Synchronizace Hardwarové Primitivy Zajišťují v multiprocesorovém řešení atomické operace read modify write nad pamětí Značné zvýšení efektivity synchronizace a možnost jejího použití při větším počtu procesorl Test-and-set: provede kontrolu hodnoty a pokud vyhoví podmínce pak nastaví jinou hodnotou Fetch-and-increment: atomické načtení a inkrement dané hodnoty Load linked (load locked) store conditional: podmíní zápis nové hodnoty nezměněním přečteného stavu proměnné
41 Závěr Co je to klaster Problematika přístupu k paměti Koherence cache paměti Modely sdílené paměti Protokoly koherence Synchronizace
42 Literatura John L. Hennessy, David A. Patterson, Computer Architecture: A Quantitative Approach (4th Edition) Andrew S. Tanenbaum, Operating Systems: Design and Implementation A. James, J.McMonagle: Advanced Cache Coherency Internetové zdroje: wikiperia.org 42
Pokročilé architektury počítačů
Pokročilé architektury počítačů Tutoriál 4 Superpočítače a paralelní počítání Martin Milata Dvě třídy MIMD multiprocesorů Třídy se odvíjí od počtu procesorů, který v důsledku definuje organizaci paměti
VíceArchitektury paralelních počítačů I.
Architektury paralelních počítačů I. Úvod, Koherence a konzistence u SMP Ing. Miloš Bečvář s použitím slajdů Prof. Ing. Pavla Tvrdíka, CSc. Osnova přednášky Typy paralelismu a jejich využití v arch. poč.
VícePřednáška 1. Katedra počítačových systémů FIT, České vysoké učení technické v Praze Jan Trdlička, 2012
Přednáška 1 Úvod do HW a OS. Katedra počítačových systémů FIT, České vysoké učení technické v Praze Jan Trdlička, 2012 Příprava studijního programu Informatika je podporována projektem financovaným z Evropského
VíceOperační systémy. Přednáška 1: Úvod
Operační systémy Přednáška 1: Úvod 1 Organizace předmětu Přednášky každé úterý 18:00-19:30 v K1 Přednášející Jan Trdlička email: trdlicka@fel.cvut.z kancelář: K324 Cvičení pondělí, úterý, středa Informace
VíceOPS Paralelní systémy, seznam pojmů, klasifikace
Moorův zákon (polovina 60. let) : Výpočetní výkon a počet tranzistorů na jeden CPU chip integrovaného obvodu mikroprocesoru se každý jeden až dva roky zdvojnásobí; cena se zmenší na polovinu. Paralelismus
VícePřehled paralelních architektur. Dělení paralelních architektur Flynnova taxonomie Komunikační modely paralelních architektur
Přehled paralelních architektur Přehled paralelních architektur Dělení paralelních architektur Flynnova taxonomie Komunikační modely paralelních architektur Přehled I. paralelní počítače se konstruují
VíceZáklady informatiky. 2. Přednáška HW. Lenka Carr Motyčková. February 22, 2011 Základy informatiky 2
Základy informatiky 2. Přednáška HW Lenka Carr Motyčková February 22, 2011 Základy informatiky 1 February 22, 2011 Základy informatiky 2 February 22, 2011 Základy informatiky 3 February 22, 2011 Základy
VíceMezipaměti počítače. L2 cache. L3 cache
Mezipaměti počítače Cache paměť - mezipaměť Hlavní paměť procesoru je typu DRAM a je pomalá. Proto se mezi pomalou hlavní paměť a procesor vkládá menší, ale rychlá vyrovnávací (cache) paměť SRAM. Rychlost
VícePaměťový podsystém počítače
Paměťový podsystém počítače typy pamětových systémů počítače virtuální paměť stránkování segmentace rychlá vyrovnávací paměť 30.1.2013 O. Novák: CIE6 1 Organizace paměťového systému počítače Paměťová hierarchie...
VíceStruktura a architektura počítačů (BI-SAP) 11
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 11 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
VíceProcesy a vlákna (Processes and Threads)
ÚVOD DO OPERAČNÍCH SYSTÉMŮ Ver.1.00 Procesy a vlákna (Processes and Threads) Správa procesů a vláken České vysoké učení technické Fakulta elektrotechnická 2012 Použitá literatura [1] Stallings, W.: Operating
VíceArchitektura Intel Atom
Architektura Intel Atom Štěpán Sojka 5. prosince 2008 1 Úvod Hlavní rysem Atomu je podpora platformy x86, která umožňuje spouštět a běžně používat řadu let vyvíjené aplikace, na které jsou uživatelé zvyklí
VíceParalelní architektury se sdílenou pamětí typu NUMA. NUMA architektury
Paralelní architektury se sdílenou pamětí typu NUMA NUMA architektury Multiprocesorové systémy s distribuovanou pamětí I. úzkým hrdlem multiprocesorů se sdílenou pamětí je datová komunikace s rostoucím
VíceRoman Výtisk, VYT027
Roman Výtisk, VYT027 Ohlédnutí za architekturou AMD K8 Představení architektury procesoru AMD K10 Přínos Struktura cache IMC, HyperTransport sběrnice Použitá literatura Ohlášení x86-64 architektury 5.
VíceObsah. Kapitola 1 Hardware, procesory a vlákna Prohlídka útrob počítače...20 Motivace pro vícejádrové procesory...21
Stručný obsah 1. Hardware, procesory a vlákna... 19 2. Programování s ohledemna výkon... 45 3. Identifikování příležitostí pro paralelizmus... 93 4. Synchronizace a sdílení dat... 123 5. Vlákna v rozhraní
VíceParalelní systémy. SIMD jeden tok instrukcí + více toků dat jedním programem je zpracováváno více různých souborů dat
Paralelní systémy Paralelním systémem rozumíme takový systém, který paralelně zpracovává více samostatných úloh nebo zpracování určité úlohy automaticky rozdělí do menších částí a paralelně je zpracovává.
VíceŘízení IO přenosů DMA řadičem
Řízení IO přenosů DMA řadičem Doplňující text pro POT K. D. 2001 DMA řadič Při přímém řízení IO operací procesorem i při použití přerušovacího systému je rychlost přenosu dat mezi IO řadičem a pamětí limitována
VíceSystém adresace paměti
Systém adresace paměti Základní pojmy Adresa fyzická - adresa, která je přenesena na adresní sběrnici a fyzicky adresuje hlavní paměť logická - adresa, kterou má k dispozici proces k adresaci přiděleného
VíceNSWI /2011 ZS. Principy cpypočítačůčů aoperačních systémů ARCHITEKTURA
Principy cpypočítačůčů aoperačních systémů ARCHITEKTURA Literatura W.Stallings: Computer Organization & Architecture J.L.Hennessy, P.A.Patterson: Patterson: Computer Architecture: a Quantitative Approach
VíceParalelní a distribuované výpočty (B4B36PDV)
Paralelní a distribuované výpočty (B4B36PDV) Branislav Bošanský, Michal Jakob bosansky@fel.cvut.cz Artificial Intelligence Center Department of Computer Science Faculty of Electrical Engineering Czech
VíceArchitektura počítačů
Architektura počítačů Studijní materiál pro předmět Architektury počítačů Ing. Petr Olivka katedra informatiky FEI VŠB-TU Ostrava email: petr.olivka@vsb.cz Ostrava, 2010 1 1 Architektura počítačů Pojem
VíceSběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informační systémy 2 Obsah: Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC ROM RAM Paměti typu CACHE IS2-4 1 Dnešní info: Informační systémy 2 03 Informační systémy
VícePředstavení a vývoj architektur vektorových procesorů
Představení a vývoj architektur vektorových procesorů Drong Lukáš Dro098 1 Obsah Úvod 3 Historie, současnost 3 Architektura 4 - pipelining 4 - Operace scatter a gather 4 - vektorové registry 4 - Řetězení
VíceCharakteristika dalších verzí procesorů v PC
Charakteristika dalších verzí procesorů v PC 1 Cíl přednášky Poukázat na principy tvorby architektur nových verzí personálních počítačů. Prezentovat aktuální pojmy. 2 Úvod Zvyšování výkonu cestou paralelizace
VícePokročilé architektury počítačů
Pokročilé architektury počítačů Přednáška 5 GPU - CUDA Martin Milata Obsah Obecné výpočty a GPU Grafické procesory NVIDIA Tesla Výpočetní model Paměťový model GT200 Zpracování instrukcí Vydávání instrukcí
VícePokročilé architektury počítačů
Pokročilé architektury počítačů Tutoriál 2 Virtualizace a její dopady Martin Milata Obsah Virtualizace Jak virtualizace funguje Typy HW podpora virtualizace Dopady virtualizace Jak virtualizace funguje?
VíceArchitektury paralelních počítačů II.
Architektury paralelních počítačů II. Sekvenční konzistence paměti Implementace synchronizačních událostí Ing. Miloš Bečvář s použitím slajdů Prof. Ing. Pavla Tvrdíka, CSc. Osnova přednášky Opakování definice
VícePohled do nitra mikroprocesoru Josef Horálek
Pohled do nitra mikroprocesoru Josef Horálek Z čeho vycházíme = Vycházíme z Von Neumannovy architektury = Celý počítač se tak skládá z pěti koncepčních bloků: = Operační paměť = Programový řadič = Aritmeticko-logická
VíceReferát (pokročilé architektury počítačů)
Referát (pokročilé architektury počítačů) Představení architektury procesoru AMD K10 Roman Výtisk, VYT027 1 AMD K8 Nejprve bych zmínil, co této architektuře předcházelo a co tato architektura přinesla
VíceMATURITNÍ OTÁZKY ELEKTROTECHNIKA - POČÍTAČOVÉ SYSTÉMY 2003/2004 TECHNICKÉ VYBAVENÍ POČÍTAČŮ
MATURITNÍ OTÁZKY ELEKTROTECHNIKA - POČÍTAČOVÉ SYSTÉMY 2003/2004 TECHNICKÉ VYBAVENÍ POČÍTAČŮ 1) INFORMACE VE VÝPOČETNÍ TECHNICE 3 2) POČÍTAČOVÉ ARCHITEKTURY, POČÍTAČ JAKO ČÍSLICOVÝ STROJ 3 3) SIGNÁLY 3
VíceArchitektura počítače
Architektura počítače Výpočetní systém HIERARCHICKÁ STRUKTURA Úroveň aplikačních programů Úroveň obecných funkčních programů Úroveň vyšších programovacích jazyků a prostředí Úroveň základních programovacích
VíceStrojový kód k d a asembler procesoru MIPS SPIM. MIPS - prostředí NMS NMS. 32 ks 32bitových registrů ( adresa registru = 5 bitů).
Strojový kód k d a asembler procesoru MIPS Použit ití simulátoru SPIM K.D. - cvičení ÚPA 1 MIPS - prostředí 32 ks 32bitových registrů ( adresa registru = 5 bitů). Registr $0 je zero čte se jako 0x0, zápis
VícePřednáška. Správa paměti II. Katedra počítačových systémů FIT, České vysoké učení technické v Praze Jan Trdlička, 2012
Přednáška Správa paměti II. Katedra počítačových systémů FIT, České vysoké učení technické v Praze Jan Trdlička, 2012 Příprava studijního programu Informatika je podporována projektem financovaným z Evropského
VíceObecné výpočty na GPU v jazyce CUDA. Jiří Filipovič
Obecné výpočty na GPU v jazyce CUDA Jiří Filipovič Obsah přednášky motivace architektura GPU CUDA programovací model jaké algoritmy urychlovat na GPU? optimalizace Motivace Moorův zákon stále platí pro
VíceParalelní programování
Paralelní programování přednáška 5 Michal Krupka 15. března 2011 Michal Krupka (KI UP) Paralelní programování 15. března 2011 1 / 13 Ještě ke kritickým sekcím Použití v praxi obvykle pomocí zámků (locks)
VíceProcesor Intel Pentium (1) Procesor Intel Pentium (3) Procesor Intel Pentium Pro (1) Procesor Intel Pentium (2)
Procesor Intel Pentium (1) 32-bitová vnitřní architektura s 64-bitovou datovou sběrnicí Superskalární procesor: obsahuje více než jednu (dvě) frontu pro zřetězené zpracování instrukcí (značeny u, v) poskytuje
VíceCHARAKTERISTIKA MODERNÍCH PENTIÍ. Flynnova klasifikace paralelních systémů
Úvod: CHARAKTERISTIKA MODERNÍCH PENTIÍ Flynnova klasifikace paralelních systémů Paralelní systémy lze třídit z hlediska počtu toků instrukcí a počtu toků dat: SI systém s jedním tokem instrukcí (Single
VícePrincip funkce počítače
Princip funkce počítače Princip funkce počítače prvotní úlohou počítačů bylo zrychlit provádění matematických výpočtů první počítače kopírovaly obvyklý postup manuálního provádění výpočtů pokyny pro zpracování
VícePamět ová hierarchie, návrh skryté paměti 2. doc. Ing. Róbert Lórencz, CSc.
Architektura počítačových systémů Pamět ová hierarchie, návrh skryté paměti 2 doc. Ing. Róbert Lórencz, CSc. České vysoké učení technické v Praze Fakulta informačních technologií Katedra počítačových systémů
VíceOperační systémy. Jednoduché stránkování. Virtuální paměť. Příklad: jednoduché stránkování. Virtuální paměť se stránkování. Memory Management Unit
Jednoduché stránkování Operační systémy Přednáška 8: Správa paměti II Hlavní paměť rozdělená na malé úseky stejné velikosti (např. 4kB) nazývané rámce (frames). Program rozdělen na malé úseky stejné velikosti
VíceDistribuovaný systém je takový systém propojení množiny nezávislých počítačů, který poskytuje uživateli dojem jednotného systému.
1. B4. Počítačové sítě a decentralizované systémy Jakub MÍŠA (2006) Decentralizace a distribuovanost v architekturách počítačových sítí. Centralizovaná a distribuovaná správa prostředků, bezpečnostní politika
VíceHardware - komponenty počítačů Von Neumannova koncepce počítače. Von Neumannova koncepce počítače
V roce 1945 vystoupil na přednášce v USA matematik John von Neumann a představil architekturu samočinného univerzálního počítače (von Neumannova koncepce/schéma/architektura). Základy této koncepce se
VíceKonzistentnost. Přednášky z distribuovaných systémů
Konzistentnost Přednášky z distribuovaných systémů Pro a proti replikaci 1. Zvýšení spolehlivosti. 2. Zvýšení výkonnosti. 3. Nutnost zachování škálovatelnosti systému co do počtu komponent i geografické
VíceArchitektura procesorů PC shrnutí pojmů
Architektura procesorů PC shrnutí pojmů 1 Co je to superskalární architektura? Minimálně dvě fronty instrukcí. Provádění instrukcí je možné iniciovat současně, instrukce se pak provádějí paralelně. Realizovatelné
VícePokročilé architektury počítačů
Pokročilé architektury počítačů Tutoriál 3 CUDA - GPU Martin Milata Výpočetní model CUDA Organizace kódu Sériově organizovaný kód určený pro CPU Paralelní kód prováděný na GPU Označuje se jako kernel GPU
Vícearchitektura mostů severní / jižní most (angl. north / south bridge) 1. Čipové sady s architekturou severního / jižního mostu
Čipová sada Čipová sada (chipset) je hlavní logický integrovaný obvod základní desky. Jeho úkolem je řídit komunikaci mezi procesorem a ostatními zařízeními a obvody. V obvodech čipové sady jsou integrovány
VíceArchitektura procesoru ARM
Architektura procesoru ARM Bc. Jan Grygerek GRY095 Obsah ARM...3 Historie...3 Charakteristika procesoru ARM...4 Architektura procesoru ARM...5 Specifikace procesoru...6 Instrukční soubor procesoru...6
VíceIntel 80486 (2) Intel 80486 (1) Intel 80486 (3) Intel 80486 (4) Intel 80486 (6) Intel 80486 (5) Nezřetězené zpracování instrukcí:
Intel 80486 (1) Vyroben v roce 1989 Prodáván pod oficiálním názvem 80486DX Plně 32bitový procesor Na svém čipu má integrován: - zmodernizovaný procesor 80386 - numerický koprocesor 80387 - L1 (interní)
VíceKapitola 13: Transakce. Koncept transakce. ACID vlastnosti
- 13.1 - Kapitola 13: Transakce Koncept transakce Stavy transakce Implementace atomičnosti a trvanlivosti Souběžné spouštění Serializovatelnost Koncept transakce Transakce je posloupnost operací (část
VíceProfilová část maturitní zkoušky 2013/2014
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2013/2014 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 78-42-M/01 Technické lyceum Předmět: TECHNIKA
VíceCache paměť - mezipaměť
Cache paměť - mezipaměť 10.přednáška Urychlení přenosu mezi procesorem a hlavní pamětí Hlavní paměť procesoru je typu DRAM a je pomalá. Proto se mezi pomalou hlavní paměť a procesor vkládá menší, ale rychlá
Více4. Úvod do paralelismu, metody paralelizace
4. Úvod do paralelismu, metody paralelizace algoritmů Ing. Michal Bližňák, Ph.D. Ústav informatiky a umělé inteligence Fakulta aplikované informatiky UTB Zĺın Paralelní procesy a programování, Zĺın, 26.
VíceCharakteristika dalších verzí procesorů Pentium
Charakteristika dalších verzí procesorů Pentium 1 Cíl přednášky Poukázat na principy architektur nových verzí typů Pentií. Prezentovat aktuální pojmy. 2 Úvod Paralelní systémy lze třídit z hlediska počtu
VíceAGP - Accelerated Graphics Port
AGP - Accelerated Graphics Port Grafiku 3D a video bylo možné v jisté vývojové etapě techniky pracovních stanic provozovat pouze na kvalitních pracovních stanicích (cena 20 000 USD a více) - AGP představuje
VícePokročilé architektury počítačů
Vysoká škola báňská Technická univerzita Ostrava Fakulta elektrotechniky a informatiky Pokročilé architektury počítačů Architektura Intel Larrabee 5.12.2009 Josef Stoklasa STO228 Obsah: 1. Úvod do tajů
VíceArchitektury počítačů a procesorů
Kapitola 3 Architektury počítačů a procesorů 3.1 Von Neumannova (a harvardská) architektura Von Neumann 1. počítač se skládá z funkčních jednotek - paměť, řadič, aritmetická jednotka, vstupní a výstupní
VícePamět ová hierarchie, návrh skryté paměti cache 2
Architektura počítačových systémů Róbert Lórencz 8. přednáška Pamět ová hierarchie, návrh skryté paměti cache 2 http://service.felk.cvut.cz/courses/36aps lorencz@fel.cvut.cz Róbert Lórencz (ČVUT FEL, 2005)
VíceIB109 Návrh a implementace paralelních systémů. Organizace kurzu a úvod. RNDr. Jiří Barnat, Ph.D.
IB109 Návrh a implementace paralelních systémů Organizace kurzu a úvod RNDr. Jiří Barnat, Ph.D. Sekce B109 Návrh a implementace paralelních systémů: Organizace kurzu a úvod str. 2/25 Organizace kurzu Organizace
VíceSemestrální práce z předmětu Speciální číslicové systémy X31SCS
Semestrální práce z předmětu Speciální číslicové systémy X31SCS Katedra obvodů DSP16411 ZPRACOVAL: Roman Holubec Školní rok: 2006/2007 Úvod DSP16411 patří do rodiny DSP16411 rozšiřuje DSP16410 o vyšší
VíceÚvod do problematiky návrhu počítačových systémů. INP 2008 FIT VUT v Brně
Úvod do problematiky návrhu počítačových systémů INP 2008 FIT VUT v Brně Čím se budeme zabývat Budou nás zejména zajímat jednoprocesorové číslicové počítače: Funkce počítače Struktura propojení funkčních
VícePřidělování paměti II Mgr. Josef Horálek
Přidělování paměti II Mgr. Josef Horálek Techniky přidělování paměti = Přidělování jediné souvislé oblasti paměti = Přidělování paměti po sekcích = Dynamické přemisťování sekcí = Stránkování = Stránkování
VícePokročilé architektury počítačů
Pokročilé architektury počítačů Architektura IO podsystému České vysoké učení technické, Fakulta elektrotechnická A4M36PAP Pokročílé architektury počítačů Ver.1.00 2010 1 Co je úkolem? Propojit jednotlivé
VícePrincipy operačních systémů. Lekce 5: Multiprogramming a multitasking, vlákna
Principy operačních systémů Lekce 5: Multiprogramming a multitasking, vlákna Multiprogramování předchůdce multitaskingu Vzájemné volání: Implementován procesem (nikoliv OS) Procesu je přidělen procesor,
VíceArchitektury VLIW M. Skrbek a I. Šimeček
Architektury VLIW M. Skrbek a I. Šimeček xsimecek@fit.cvut.cz Katedra počítačových systémů FIT České vysoké učení technické v Praze Ivan Šimeček, 2011 MI-PAP, LS2010/11, Predn.3 Příprava studijního programu
VíceParalelní architektury - úvod
Paralelní architektury - úvod Úvod do paralelních architektur Příklady paralelních architektur Processor arrays Multiprocesory Multiprocesory se sdílenou pamětí Multiprocesory s distribuovanou pamětí Multipočítače
VíceZÁKLADY PROGRAMOVÁNÍ. Mgr. Vladislav BEDNÁŘ 2013 1.3 2/14
ZÁKLADY PROGRAMOVÁNÍ Mgr. Vladislav BEDNÁŘ 2013 1.3 2/14 Co je vhodné vědět, než si vybereme programovací jazyk a začneme programovat roboty. 1 / 14 0:40 1.3. Vliv hardware počítače na programování Vliv
VíceProcesor. Procesor FPU ALU. Řadič mikrokód
Procesor Procesor Integrovaný obvod zajišťující funkce CPU Tvoří srdce a mozek celého počítače a do značné míry ovlivňuje výkon celého počítače (čím rychlejší procesor, tím rychlejší počítač) Provádí jednotlivé
VíceÚvod do GPGPU J. Sloup, I. Šimeček
Úvod do GPGPU J. Sloup, I. Šimeček xsimecek@fit.cvut.cz Katedra počítačových systémů FIT České vysoké učení technické v Praze Ivan Šimeček, 2011 MI-PRC, LS2010/11, Predn.3 Příprava studijního programu
VíceArchitektura Pentia úvod
Architektura Pentia úvod 1 Co je to superskalární architektura? Minimálně dvě fronty instrukcí. Provádění instrukcí je možné iniciovat současně, instrukce se pak provádějí paralelně. Realizovatelné jak
VíceMS WINDOWS II. Jádro. Správa objektů. Správa procesů. Zabezpečení. Správa paměti
MS WINDOWS II Jádro Správa objektů Správa procesů Zabezpečení Správa paměti JÁDRO I ntoskrnl.exe napsán v C (příp. assembler) základní mechanismy poskytované executivám trap dispečink synchronizace přístupů
VícePamět ová hierarchie, virtuální pamět. doc. Ing. Róbert Lórencz, CSc.
Architektura počítačových systémů Pamět ová hierarchie, virtuální pamět doc. Ing. Róbert Lórencz, CSc. České vysoké učení technické v Praze Fakulta informačních technologií Katedra počítačových systémů
VíceProfilová část maturitní zkoušky 2017/2018
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2017/2018 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 78-42-M/01 Technické lyceum Předmět: TECHNIKA
VícePřednáška #12: Úvod do paralelních počítačů. Paralelní počítače a architektury
(36APS: Architektura počítačových systémů, posluchárna K1, Pon, 16/5/05, 9:15-10:45, přednáší Pavel Tvrdík) Přednáška #12: Úvod do paralelních počítačů Paralelní počítače a architektury Definice 1. (Almasi,
VícePokročilé architektury počítačů
Pokročilé architektury počítačů Architektura paměťového a periferního podsystému České vysoké učení technické, Fakulta elektrotechnická A4M36PAP Pokročílé architektury počítačů Ver.1.00 2010 1 Motivace
VíceVYSOKÁ ŠKOLA BÁŇSKÁ TECHNICKÁ UNIVERZITA OSTRAVA FAKULTA STROJNÍ DATABÁZOVÉ SYSTÉMY ARCHITEKTURA DATABÁZOVÝCH SYSTÉMŮ. Ing. Lukáš OTTE, Ph.D.
VYSOKÁ ŠKOLA BÁŇSKÁ TECHNICKÁ UNIVERZITA OSTRAVA FAKULTA STROJNÍ DATABÁZOVÉ SYSTÉMY ARCHITEKTURA DATABÁZOVÝCH SYSTÉMŮ Ing. Lukáš OTTE, Ph.D. Ostrava 2013 Tento studijní materiál vznikl za finanční podpory
VíceSystém řízení sběrnice
Systém řízení sběrnice Sběrnice je komunikační cesta, která spojuje dvě či více zařízení. V určitý okamžik je možné aby pouze jedno z připojených zařízení vložilo na sběrnici data. Vložená data pak mohou
VíceZákladní uspořádání pamětí MCU
Základní uspořádání pamětí MCU Harwardská architektura. Oddělený adresní prostor kódové a datové. Používané u malých MCU a signálových procesorů. Von Neumannova architektura (Princetonská). Kódová i jsou
VíceUkázka zkouškové písemka OSY
Ukázka zkouškové písemka OSY Jméno a příjmení:.......................................... Odpovězte na otázky zaškrtnutím příslušného políčka. Otázky označené znakem mohou mít více než jednu správnou odpověď.
VícePár odpovědí jsem nenašla nikde, a tak jsem je logicky odvodila, a nebo jsem ponechala odpověď z pefky, proto je možné, že někde bude chyba.
Odpovědi jsem hledala v prezentacích a na http://www.nuc.elf.stuba.sk/lit/ldp/index.htm Pár odpovědí jsem nenašla nikde, a tak jsem je logicky odvodila, a nebo jsem ponechala odpověď z pefky, proto je
VícePřednášky o výpočetní technice. Hardware teoreticky. Adam Dominec 2010
Přednášky o výpočetní technice Hardware teoreticky Adam Dominec 2010 Rozvržení Historie Procesor Paměť Základní deska přednášky o výpočetní technice Počítací stroje Mechanické počítačky se rozvíjely už
VíceRo R dina procesor pr ů Int In e t l Nehalem Šmída Mojmír, SMI108 PAP PA 2009
Rodina procesorů Intel Nehalem Šmída Mojmír, SMI108 PAP 2009 Obsah: Úvod Nejpodstatnější prvky Nehalemu (i7 900) Nehalem ve střední třídě (i7 800, i5 700) Výkon Závěr Úvod Nhl Nehalem staví na úspěšné
VíceSystémy pro sběr a přenos dat
Systémy pro sběr a přenos dat Centralizované SPD VME, VXI Compact PCI, PXI, PXI Express Sběrnice VME 16/32/64 bitová paralelní sběrnice pro průmyslové aplikace Počátky v roce 1981 neustále se vyvíjí původní
VíceCopyright 2012 EMC Corporation. All rights reserved.
1 EMC VPLEX Architektura pro mobilitu a vysokou dostupnost v EMC hybridním cloudu Vaclav.Sindelar@EMC.com 2 Cíl prezentace Na konci této prezentace porozumíme interní architektuře VPLEX Local, VPLEX Metro
VícePokročilé architektury počítačů
Pokročilé architektury počítačů Paměťová konzistence České vysoké učení technické, Fakulta elektrotechnická A4M36PAP Pokročílé architektury počítačů Ver.1.00 1 Rekapitulace Moderní procesory pracují podstatně
VíceÚvod SISD. Sekvenční výpočty SIMD MIMD
Úvod SISD Single instruction single data stream Sekvenční výpočty MISD 1. Přednáška Historie Multiple instruction single data stream SIMD Single instruction multiple data stream MIMD Multiple instruction
VícePřednáška. Vstup/Výstup. Katedra počítačových systémů FIT, České vysoké učení technické v Praze Jan Trdlička, 2012
Přednáška Vstup/Výstup. Katedra počítačových systémů FIT, České vysoké učení technické v Praze Jan Trdlička, 2012 Příprava studijního programu Informatika je podporována projektem financovaným z Evropského
VícePřidělování CPU Mgr. Josef Horálek
Přidělování CPU Mgr. Josef Horálek Přidělování CPU = Přidělování CPU je základ multiprogramového OS = pomocí přidělování CPU různým procesům OS zvyšuje výkon výpočetního systému; = Základní myšlenka multiprogramování
VíceSběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informatika 2 Technické prostředky počítačové techniky - 2 Přednáší: doc. Ing. Jan Skrbek, Dr. - KIN Přednášky: středa 14 20 15 55 Spojení: e-mail: jan.skrbek@tul.cz 16 10 17 45 tel.: 48 535 2442 Obsah:
VícePB002 Základy informačních technologií
Počítačové systémy 21. září 2015 Základní informace 1 Přednášky nejsou povinné 2 Poku účast klesne pod pět studentů, přednáška se nekoná 3 Slidy z přednášky budou vystaveny 4 Zkouška bude pouze písemná
VíceParalelní programování
Paralelní programování přednášky Jan Outrata únor duben 2011 Jan Outrata (KI UP) Paralelní programování únor duben 2011 1 / 11 Literatura Ben-Ari M.: Principles of concurrent and distributed programming.
VíceVyužití paralelních výpočtů v geodézii
České vysoké učení technické v Praze Fakulta stavební Katedra mapování a kartografie Využití paralelních výpočtů v geodézii DOKTORSKÁ DISERTAČNÍ PRÁCE Ing. Martin Jeřábek Praha, září 2001 Doktorský studijní
VíceProfilová část maturitní zkoušky 2014/2015
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2014/2015 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika
VíceVstupně - výstupní moduly
Vstupně - výstupní moduly Přídavná zařízení sloužící ke vstupu a výstupu dat bo k uchovávání a archivaci dat Nejsou připojována ke sběrnici přímo, ale prostřednictvím vstupně-výstupních modulů ( ů ). Hlavní
VíceDisková pole (RAID) 1
Disková pole (RAID) 1 Architektury RAID Důvod zavedení RAID: reakce na zvyšující se rychlost procesoru. Pozice diskové paměti v klasickém personálním počítači vyhovuje pro aplikace s jedním uživatelem.
VíceGymnázium Vysoké Mýto nám. Vaňorného 163, 566 01 Vysoké Mýto
Gymnázium Vysoké Mýto nám. Vaňorného 163, 566 01 Vysoké Mýto Registrační číslo projektu Šablona Autor Název materiálu CZ.1.07/1.5.00/34.0951 III/2 INOVACE A ZKVALITNĚNÍ VÝUKY PROSTŘEDNICTVÍM ICT Mgr. Petr
VíceArchitektura Intel Nehalem
VŠB-TUO FEI Architektura Intel Nehalem Pokročilé architektury PC Zdeněk Ryška (rys093) 5.11.2009 Procesor Intel Core i7 kódovým jménem nazývaný Nehalem je první nativní čtyřjádrový procesor firmy Intel.
VíceVÝUKOVÝ MATERIÁL. 3. ročník učebního oboru Elektrikář Přílohy. bez příloh. Identifikační údaje školy
VÝUKOVÝ MATERIÁL Identifikační údaje školy Číslo projektu Název projektu Číslo a název šablony Autor Tematická oblast Číslo a název materiálu Anotace Vyšší odborná škola a Střední škola, Varnsdorf, příspěvková
VícePROCESOR. Typy procesorů
PROCESOR Procesor je ústřední výkonnou jednotkou počítače, která čte z paměti instrukce a na jejich základě vykonává program. Primárním úkolem procesoru je řídit činnost ostatních částí počítače včetně
VíceKoncepce DMA POT POT. Při vstupu nebo výstupu dat se opakují jednoduché činnosti. Jednotlivé kroky lze realizovat pomocí speciálního HW.
p 1 Koncepce DMA Při vstupu nebo výstupu dat se opakují jednoduché činnosti. Jednotlivé kroky lze realizovat pomocí speciálního HW. Čekání na připravenost V/V Přenos paměť V/V nebo V/V paměť Posun pointeru
Více