- PDF Free Download

Rozměr: px

Začít zobrazení ze stránky:

Download ""

Nela Dušková
před 8 lety
Počet zobrazení:

1 Jakub Š astný FPGA prakticky Realizace èíslicových systémù pro programovatelná hradlová pole Praha 2010

2 Tato publikace je vìnována praktickým aspektùm návrhu èíslicových systémù. Spíše, než popisu jazyka VHDL používaného bìžnì pro návrh a teorii implementace logické funkce, se zabývá skuteènou obvodovou realizací, správným použitím návrhového software, upozoròuje na možné pasti a potenciální problémy, se kterými se pøi návrhu obvodù potýkají zaèáteèníci i pokroèilejší návrháøi a dále rozebírá v èeské literatuøe jen velmi okrajovì diskutovaná témata, jejichž znalost je však klíèová pro správný návrh èíslicového systému. K jednotlivým konceptùm a informacím jsou k dispozici ukázkové pøíklady návrhu obvodù a cvièení umožòující snažší pochopení. Pøíklady najdete na adrese Vìtšina prezentovaných informací a postupù je aplikovatelná i pøi návrhu zákaznických integrovaných obvodù. Jakub Š astný FPGA prakticky Realizace èíslicových systémù pro programovatelná hradlová pole Bez pøedchozího písemného svolení nakladatelství nesmí být kterákoli èást kopírována nebo rozmnožována jakoukoli formou (tisk, fotokopie, mikrofilm nebo jiný postup), zadána do informaèního systému nebo pøenášena v jiné formì èi jinými prostøedky. Autor a nakladatelství nepøejímají záruku za správnost tištìných materiálù. Pøedkládané informace jsou zveøejnìny bez ohledu na pøípadné patenty tøetích osob. Nároky na odškodnìní na základì zmìn, chyb nebo vynechání jsou zásadnì vylouèeny. Všechny registrované nebo jiné obchodní známky použité v této knize jsou majetkem jejich vlastníkù. Uvedením nejsou zpochybnìna z toho vyplývající vlastnická práva. Veškerá práva vyhrazena Jakub Š astný, 2010 Nakladatelství BEN technická literatura, Vìšínova 5, Praha 10 Jakub Š astný, FPGA prakticky realizace èíslicových systémù pro programovatelná hradlová pole BEN technická literatura, Praha vydání ISBN (tištìná kniha) ISBN (elektronická kniha v PDF)

pasti a potenciální problémy, se kterými se pøi návrhu obvodù potýkají zaèáteèníci i pokroèilejší návrháøi a dále rozebírá v èeské literatuøe jen velmi okrajovì diskutovaná témata, jejichž znalost je

3 Julince

4 1 ÚVOD Co byste mìli znát Použité znaèky a znaèení Podìkování NÁVRH ÈÍSLICOVÉHO OBVODU Specifikace funkce Zachycení návrhu Verifikace na RTL úrovni Implementace Verifikace na hradlové úrovni Statická èasová analýza Konfigurace FPGA Shrnutí Cvièení PROGRAMOVATELNÁ HRADLOVÁ POLE Co je FPGA? Historie Rùzné úrovnì programovatelnosti Dostupné technologie Proè FPGA Anatomie programovatelného obvodu Konfiguraèní prvky FPGA s volatilní konfigurací FPGA s nevolatilní konfigurací Jak vybírat Cvièení Jakub Š astný: FPGA PRAKTICKY A

.. 29 3 PROGRAMOVATELNÁ HRADLOVÁ POLE... 33 3.1 Co je FPGA?... 35 3.2 Historie... 35 3.3 Rùzné úrovnì programovatelnosti... 36 3.4 Dostupné technologie... 37 3.5 Proè FPGA... 38 3.

5 4 JAZYK VHDL Specifikace obvodu Návrh na úrovni RTL Datová cesta Øadiè Logické úrovnì Popis rozhraní bloku Strukturní popis Kombinaèní logické funkce Základní logické funkce Multiplexer Aritmetické operace Obecná kombinaèní funkce Sekvenèní logické funkce Pamì ový prvek Stavový automat Shrnutí Cvièení SYSTÉMOVÝ NÁVRH Synchronní návrh RTL modelování Dekompozice návrhu Hodinové signály I/O Piny Optimalizace obvodu na rychlost Technické parametry návrhu Cvièení A 5

.. 58 4.8.1 Pamì ový prvek... 58 4.8.2 Stavový automat... 58 4.9 Shrnutí... 58 4.10 Cvièení... 59 5 SYSTÉMOVÝ NÁVRH... 67 5.1 Synchronní návrh... 69 5.2 RTL modelování... 70 5.

6 6 ARITMETICKÉ OPERÁTORY Zobrazení èísel Inverze znaménka Knihovny pro aritmetické operace Sèítání a odeèítání Násobení Relaèní operátory Konverze mezi typy Dìlení Druhá odmocnina Logaritmus a exponenciální funkce Goniometrické funkce Shrnutí Cvièení OBECNÉ DATOVÉ CESTY Ukázkové pøíklady Násobení pomocí sèítání Výpoèet druhé odmocniny Prùmìr øady hodnot Jednoduchá aritmetická jednotka Shrnutí postupu Cvièení ÈÍSLICOVÉ ZPRACOVÁNÍ SIGNÁLÙ Konvoluce Hardwarové realizace DSP výpoètù Pamì ová architektura Násobení a sèítání Kvantizace a saturace Jakub Š astný: FPGA PRAKTICKY A

.. 108 7 OBECNÉ DATOVÉ CESTY... 109 7.1 Ukázkové pøíklady... 111 7.1.1 Násobení pomocí sèítání...111 7.1.2 Výpoèet druhé odmocniny... 116 7.2 Prùmìr øady hodnot... 120 7.

7 8.4 Možnosti paralelizace Procesorová øešení Systolické pole Cvièení STAVOVÉ AUTOMATY Základní techniky implementace Vlastnosti automatù Moorùv a Mealyho automat Kódování stavu automatu Shrnutí Cvièení PAMÌTI Synchronní pamìti Asynchronní pamìti Pamìti ROM Pøenositelnost Cvièení HODINY, RESET A ASYNCHRONNÍ SIGNÁLY Asynchronní a synchronní signály Hodinové domény Metastabilita Inicializace obvodu Hodinový signál Asynchronní signály Jednobitové signály Vícebitové signály Shrnutí A 7

2 Asynchronní pamìti... 153 10.3 Pamìti ROM... 154 10.4 Pøenositelnost... 154 10.5 Cvièení... 154 11 HODINY, RESET A ASYNCHRONNÍ SIGNÁLY 159 11.1 Asynchronní a synchronní signály... 161 11.

8 12 POZNÁMKY NA ZÁVÌR Verifikace Význam verifikace Verifikaèní plán a plánování Verifikaèní prostøedí Parametry návrhového procesu Návrh ASIC obvodù Další návrhové nástroje Simulátory Syntéza Další nástroje POUŽITÁ LITERATURA POUŽITÉ ZKRATKY REJSTØÍK Kontakty na prodejny technické literatury Pár slov o nakladatelství Jakub Š astný: FPGA PRAKTICKY A

.. 179 12.3.2 Syntéza... 180 12.3.3 Další nástroje... 181 13 POUŽITÁ LITERATURA... 184 14 POUŽITÉ ZKRATKY... 189 15 REJSTØÍK.

Podobné dokumenty

Vít Záhlava NÁVRH A KONSTRUKCE DESEK PLOŠNÝCH SPOJÙ PRINCIPY A PRAVIDLA PRAKTICKÉHO NÁVRHU Praha 2010 Vít Záhlava NÁVRH A KONSTRUKCE DESEK PLOŠNÝCH SPOJÙ PRINCIPY A PRAVIDLA PRAKTICKÉHO NÁVRHU Bez pøedchozího