Vestavný modul pro počítačové vidění využívající hradlové pole

Rozměr: px

Začít zobrazení ze stránky:

Download "Vestavný modul pro počítačové vidění využívající hradlové pole"

Danuše Tesařová
před 7 lety
Počet zobrazení:

1 Vestavný modul pro počítačové vidění využívající hradlové pole Diplomová práce, Bc. Jan Šváb ČVUT Praha, Fakulta Elektrotechnická

2 Obsah prezentace Motivace HW řešení modulu FPGA konfigurace Klíčové bloky SW řešení Experimenty a výsledky Závěr

3 Motivace Architektura běžné aplikace využívající local image features : Kamera Hledání významných bodů Tvorba invariantních deskriptorů Porovnávání, archivace, RANSAC Pro dosažení invariance vůči zvětšení nutno významné body hledat v prostoru měřítek několikanásobný nárůst zpracovávaných dat a počtu operací Pro zrychlení nutnost paralelizace multi-core, GPU, specializované HW akcelerátory

4 Motivace (pokr.) Aplikace vyžadující nízkou spotřebu, kompaktní řešení, vysokou spolehlivost, velký objem výroby, speciální parametry vhodné oblasti pro specializovaný HW akcelerátor Zvolena platforma FPGA Umožňuje optimalizovat až do posledního registru a hrany (zdrojový kód v RTL) Umožňuje vysokou míru paralelizace Vysoká flexibilita: stejný HW může obsluhovat libovolně mnoho aplikací se stejnou mírou optimalizace (rekonfigurace in-the-field) Obvody dostupné i pro letecké/vojenské/vesmírné aplikace Práce zacílena na mobilní robotiku nutnost vývoje vlastní HW platformy pro úsporu místa a energie

5 HW řešení modulu Fotografie modulu Blokové schéma modulu Power Terminals V, shutdown signal SD Card Slot Expansion Connector 23x 3V3 IO, 5x 2V5 IO, 1x 2V5 differential clock input PTH08T240WAD PoL power supply, 1V/10A PTH08T260WAD PoL power supply, 1V8/3A PTH08T260WAD PoL power supply, 3V3/3A PTH08T260WAD PoL power supply, 2V5/3A MCP1827-ADJE/ET Linear regulator, 1V/1.5A MCP1827-ADJE/ET Linear regulator, 1V2/1.5A JTAG 75MHz low-jitter oscilator Camera Module Connector 2x20 pin, 2V5 IOs, 7x spare IO Expansion JX1 AVNET AES-MMP-V5FXT70-G Mini-Module Plus featuring XC5VFX70T-2, 64MB DDR2, 32MB Flash, 1G ethernet, USB 2.0 Expansion JX2 SATA Master SATA Slave RJ-45 Mini USB 2x GS816032BGT-200 2x 2MB SSRAM, 32bit, up to 200MHz clock Řešení postaveno na Avnet MiniModule Plus s FPGA Xilinx XC5VFX70T Vlastnoručně navržená základní deska obsahuje: zdroje, konektory, SD slot, SSRAM, master a slave SATA porty

6 FPGA konfigurace ETH MAC SPB_PDMAB LocalLink SPLB PowerPC-440 Core 400MHz Crossbar switch 200MHz MPLB FPU DP, 200MHz O1SPB 33/100 33/100 SPB_SAFHG 28/100 O2SPB SSPB MSPB SPB_IIG 8/100 SSPB M0SPB S0SPB S1SPB S2SPB MPLB 128/100 DDR2 64MB, 32bit, 200MHz SNSPB 32/100 SPLB 32/100 UART SSPB SPB_LMF SPLB 8/100 BRAM 16kB SSPB SPB_LMF SPLB MSPB SPB_RCSIC SPLB SSPB MSPB SPB_DCFG SPLB INTC 8/100 MCH_EMC External flash, 32MB %d/%d SSIO IIC Custom designed IP cores Standard Xilinx IP cores Schvab Pixel Bus (SPB) Arrow points in the direction from master to slave IBM Processor Local Bus (PLB) Point marks a slave interface Notation of the bus width in bits / bus clock in MHz Akcelerace hledání významných bodů Vlastnoručně navržené bloky podle Xilinx Microprcessor Peripheral Definifinition standard Specializovaná sběrnice pro sériový přenos obrazu (SPB)

7 SW řešení OS sestaven z jádra Linux a balíku aplikací BusyBox Vlastnoručně navržený driver ovládající všechny funkce akcelerátoru Koncept processing chain SW rozhraní komplexní funkcionality několika HW bloků Konfigurace a inicializace pomocí node /dev/spbss/control Např. frame grabber processing chain (datový tok): Kamera spb_dcfg spb_rcsic /dev/spbss/chfg0 Systémová paměť spb_pdmab

8 Závěr Práce prezentuje ověřené a kompletní řešení vestavného modulu implementující algoritmus SURF určené pro aplikace mobilní robotiky Provedeny 2 experimenty verifikující korektnost implementace SURF-u v porovnání s GPU implementací Klíčové parametry: Parametry snímaného obrazu Průměrná doba zpracování obrazu HW detektorem Průměrná doba výpočtu jednoho deskriptoru procesorem Příkon (za provozu, s připojením na 1G eth.) 1024x768 pix. / 8-bit 101,5ms 0,993ms 7,6W

9 Srovnání modulu s alternativními řešeními Vhodné řešení pro aplikace se speciálními požadavky Vhodný základ pro sériovou výrobu (přechod k ASIC) Vysoký stupeň optimalizace nejlepší poměr fps/mhz nejlepší energetická náročnost CPU GPU FPGA Rychlost Nízká Vysoká Střední Opakovatelnost detekce Vynikající Dobrá Dobrá Příkon Střední Vysoký Nízký Prostorová náročnost Střední Velká Miniaturní

Podobné dokumenty

Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti

Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 9 SYSTÉMOVÝ NÁVRH, IP-CORES doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii ČVUT v Praze