PK Design. MB-S2-150-PQ208 v1.4. Základová deska modulárního vývojového systému MVS. Verze dokumentu 1.0 ( )

Transkript

1 MB-S2-150-PQ208 v1.4 Základová deska modulárního vývojového systému MVS Uživatelský manuál Verze dokumentu 1.0 ( )

2 Obsah 1 Upozornění Úvod Vlastnosti základové desky Vlastnosti použitého obvodu FPGA Spartan II-150 PQFP Použití základové desky Podpora Stručný popis Provozní podmínky a parametry Nastavení a použití Připojení napájecího napětí Připojení přídavných modulů a uživatelského hardware Nastavení výstupního napětí rozšiřujících konektorů JP Volba signálu TDO konektoru JTAG JP Volba signálu TDI obvodu FPGA JP Volba signálu DIN obvodu FPGA JP Volba konfiguračního módu obvodu FPGA JP Povolení/zakázání výstupů krystalových oscilátorů JP Zapojení paměti EEPROM a obvodu FPGA do JTAG řetězce Připojení zdrojů hodinových signálů Konfigurace (programování) hradlového pole Konfigurace (programování) paměti EEPROM Programovací konektory JTAG a FPGA Ostatní obvody základové desky Literatura...16 Verze dokumentace 1.0 ( )

3 1 Upozornění Při používání základové desky dodržujte provozní podmínky uvedené v této kapitole a v kapitole Provozní podmínky a parametry. Nedodržení těchto doporučených provozních podmínek může vézt k poškození či zničení základové desky, což může mít za následek poškození či zničení připojených modulů nebo uživatelského zařízení. Za poškození či zničení základové desky a připojeného zařízení, důsledkem porušení doporučených provozních podmínek, nenese výrobce zodpovědnost. Základová deska MB-S2-150-PQ208 byla navržena pro vývojové a výukové účely, nikoliv pro instalaci do konečného zařízení. Vzhledem k faktu, že k základové desce je možné připojit velké množství rozšiřujících modulů či uživatelský hardware není možné specifikovat výslednou hodnotu elektromagnetického pole, které bude tímto celkem vyzařováno. Uživatel také musí brát v úvahu, že základová deska není proti vlivům elektromagnetického pole nikterak chráněna a její funkce může být při vysokých intenzitách tohoto pole ovlivněna. Při jakékoliv manipulaci se základovou deskou je nutné zabezpečit, aby nemohlo dojít k elektrostatickému výboji, a proto vždy používejte ESD ochranné pomůcky (uzemňovací ESD náramek, vodivou antistatickou podložka apod.). Elektrostatický výboj může mít za následek zničení základové desky i připojeného zařízení. Není dovoleno základovou desku vystavovat intenzivnímu slunečnímu záření, rychlým změnám teplot, vodě či vysoké vlhkosti. Není také dovoleno ji jakkoliv mechanicky namáhat. Základová deska není odolná proti vlivům agresivních prostředí. Při čištění nesmí být použito rozpouštědel ani saponátů. Čistěte pouze suchým antistatickým hadříkem (dodržujte ESD podmínky z minulých odstavců). Verze dokumentace 1.0 ( ) 3

4 2 Úvod 2.1 Vlastnosti základové desky Základová deska obsahuje programovatelné hradlové pole FPGA firmy Xilinx : Spartan II-150 PQFP208. Návrh je možné vytvářet ve volně dostupném vývojovém prostředí Xilinx WebPACK. Základovou desku lze doplnit konfigurační pamětí EEPROM firmy Xilinx : XC18V02(4), kterou lze programovat přes společný JTAG konektor. Obvod FPGA je možné programovat přes JTAG nebo FPGA rozhraní a nebo z konfigurační paměti EEPROM. Počet přeprogramování není omezen. Všech 140 I/O vývodů FPGA je přístupných na detailně popsaných rozšiřujících konektorech, na které je možné připojit přídavné moduly či uživatelský hardware. Napájecí napětí pro jednotlivé připojené moduly lze zvolit pro každý rozšiřující konektor samostatně : 3.3V / 5V. K obvodu FPGA lze připojit až 4 zdroje hodinových signálů. Pro tyto účely jsou na desce 4 patice pro krystalové oscilátory a 4 konektory pro externí zdroje hodinových signálů. Stav naprogramování je indikován LED diodou. Konfigurační mód FPGA lze nastavit pomocí propojek. Rozměry (v x š x d) : 25mm x 113mm x 170mm 2.2 Vlastnosti použitého obvodu FPGA Spartan II-150 PQFP208 Přesné typové označení : XC2S150-5 PQ208C. Programovatelné hradlové pole (FPGA) s neomezeným počtem přeprogramováním (konfigurační paměť typu SRAM). 864 logických bloků (1728 registrů) - úměrné logických hradel. 12 paměťových bloků na čipu o celkové kapacitě bitů. 4 nezávislé jednotky DLL (delay-locked loop) pro úpravu (násobení/dělení) vstupních hodinových signálů. 4 primární distribuční sítě hodinových signálů s malým zpožděním, 24 sekundárních globálních sítí. Maximální frekvence hodinového signálu 200MHz. 140 I/O vývodů, pracujících v jednom z 16 standardů. Mód snížené spotřeby. Vývody plně kompatibilní s PCI. Optimalizovaná struktura pro vysokorychlostní aritmetiku včetně násobiček. 2.3 Použití základové desky Výuka logických obvodů. Rychlé matematické a signálové koprocesory. Řadiče rychlých pamětí či paměťových modulů. Komunikační systémy. Systémy pro rychlý sběr dat. Vestavěné řídící systémy a systémy na jednom čipu (SoC). 2.4 Podpora Pro podporu jednotlivých aplikací slouží rozmanitá sada přídavných modulů, která se neustále rozšiřuje. Návrh vnitřní struktury hradlového pole je možné provádět ve volně dostupném vývojovém systému Xilinx WebPACK. Součástí tohoto systému je simulátor i programátor obvodů FPGA a jejich konfiguračních pamětí. Nejnovější verze systému je vždy dostupná na internetových stránkách firmy Xilinx. 2.5 Stručný popis Základová deska MB-S2-150-PQ208 je jednou z hlavních částí vývojového a výukového modulárního systému MVS. Obsahuje hradlové pole FPGA vývojové řady Spartan-II firmy Xilinx s označením XC2S150-5 PQ208C. Vzhledem k tomu, že všechny typy FPGA obvodů z řady Spartan-II jsou vzájemně plně kompatibilní, je možné na této desce vyvíjet a testovat návrhy pro jakéhokoliv zástupce této řady (jednotlivé obvody se liší pouze počtem IO vývodů, maximální velikostí návrhu a velikostí interní BLOCK-RAM paměti). Verze dokumentace 1.0 ( ) 4

5 Při návrhu základové desky byl kladen důraz na maximální využití použitého obvodu FPGA. Deska proto obsahuje pouze součástky, které jsou nezbytně nutné pro funkci hradlové pole a 9 rozšiřujících konektorů CON1..9 typu MLW20, pomocí nichž se propojuje s ostatními moduly vývojového systému MVS. Na tyto konektory se také může připojit uživatelský hardware nebo část vyvíjené aplikace. Obr. 1 - blokový diagram základové desky Kromě rozšiřujících konektorů CON1..9 základová deska obsahuje konektory CLK0..3 pro připojení externích zdrojů hodinových signálů spolu se 4 paticemi pro krystalové oscilátory v pouzdře DIL14. Dále obsahuje propojky nastavující mód obvodu FPGA a LED diody zobrazující jeho stav, programovací tlačítko PROG, FPGA a JTAG programovací rozhraní, patici pro konfigurační paměť a napájecí obvody. Bližší informace o jednotlivých částech jsou uvedeny v následujících kapitolách. Tím, že deska neobsahuje žádné periferní obvody přímo připojené k obvodu FPGA je návrháři umožněno si celý systém zapojit přesně podle svých představ. Verze dokumentace 1.0 ( ) 5

6 3 Provozní podmínky a parametry Maximální napájecí napětí V IN...12V stejnosměrných Maximální proudový odběr I TOT A Maximální ztrátový výkon na hlavním napěťovém stabilizátoru P TOT W Provozní napájecí napětí V IN...6.5V 8V stejnosměrných Klidový proudový odběr základové desky bez připojených modulů...100ma max. Povolené vstupní napětí I/O vývodů v až +5.5V stejnosměrných Maximální odebíraný proud z I/O vývodu...24ma Skladovací teplota okolí C až +50 C Provozní teplota okolí C až +30 C Kromě výše zmíněných provozních podmínek dodržujte také podmínky pro samotný obvod FPGA ze sekce Absolute Maximum Ratings a DC charackeristics katalogového listu firmy Xilinx, viz. [1]. Při nedodržení provozních podmínek hrozí zničení obvodů základové desky i připojeného hardware! 1 Tímto proudovým odběrem se rozumí odběr proudu základové desky i hardwaru, který je z této desky napájen. 2 Hodnota ztrátového výkonu hlavního napěťového stabilizátoru je rovna proudu tekoucímu přívodem napájecího napětí vynásobeného rozdílem vstupního napájecího napětí (sníženého o hodnotu 0.7V) a napětí 5V. Verze dokumentace 1.0 ( ) 6

7 4 Nastavení a použití V této sekci je popsáno jak základovou desku nastavovat a používat. Je zde uveden způsob připojení ke zdroji napájecího napětí, zapojení rozšiřujících konektorů a jejich používání, používání konektorů pro připojení externích zdrojů hodinových signálů a připojení programovacího kabelu. Dále se tato část věnuje možnostem programování obvodu FPGA a programování sériové konfigurační paměti. Je zde také uveden význam jednotlivých propojek (jumperů), které se používají pro nastavování základové desky. Obr. 2 - rozmístění konektorů a patic na základové desce Legenda: CON1..9 CON10 CON CON15 CON16 SCKT0..3 SCKT4 rozšiřující konektory typu MLW20 napájecí konektor konektory pro připojení externích zdrojů hodinových signálů JTAG programovací konektor FPGA programovací konektor patice DIL14 pro krystalové oscilátory patice PLCC44 pro konfigurační paměť XC18V02(4)PC44C Verze dokumentace 1.0 ( ) 7

8 Obr. 3 - rozmístění propojek na základové desce Legenda: JMP1..9 JMP10 JMP11 JMP12 JMP13 JMP volba výstupního napětí rozšiřujících konektorů CON1..9 volba výstupního signálu TDO, který je přiveden na konektor JTAG volba signálu TDI, který je přiveden na vstup obvodu FPGA volba připojení vstupního datového vývodu DIN obvodu FPGA volba konfiguračního módu a módu se sníženou spotřebou obvodu FPGA povolení / zakázání použití výstupů krystalových oscilátorů OSC-0..3 Out 4.1 Připojení napájecího napětí Velikost vstupního napájecího napětí V IN základové desky je nutné volit v rozmezí 6.5V 8V stejnosměrných. Při volbě jeho velikosti je nutné brát v úvahu maximální ztrátový výkon P TOT hlavního stabilizátoru napětí 5V (L4940V5). Při použití příliš velkého napájecího napětí může být hodnota ztrátového výkonu na vstupním stabilizátoru napětí vyšší než je její maximální dovolená hodnota pro dané chlazení (1.7W), což může mít za následek zničení stabilizátoru překročením maximálního dovoleného ztrátového výkonu či maximální dovolené provozní teploty. Ztrátový výkon je závislý na vstupním napájecím napětí V IN a také na celkovém odebíraném proudu I TOT, který je dán součtem proudu tekoucího obvodem FPGA a všech proudů odebíraných připojenými moduly. Velikost ztrátového výkonu vstupního stabilizátoru napětí se vypočte podle následujícího vzorce: Verze dokumentace 1.0 ( ) 8

9 P TOT = (V IN 5) / I TOT Zničení napěťového stabilizátoru může vézt k poškození či dokonce ke zničení celé základové desky i připojených modulů, a proto volbě vstupního napájecího napětí věnujte dostatečnou pozornost. Je také nutné zabezpečit, aby celkový odebíraný proud I TOT (součet proudu základové desky a proudů všech připojených modulů) nepřekročil hodnotu 1.2A. Při nedodržení tohoto limitu hrozí opět zničení napěťového stabilizátoru a z toho vyplývající následky. Napájecí zdroj musí být dostatečně proudově dimenzován, aby pokryl proudový odběr základové desky i všech připojených rozšiřujících modulů. Nedoporučuje se proto systém napájet z baterií. Proudový odběr je závislý na použitých rozšiřujících modulech či připojeném uživatelském hardwaru a na vnitřním návrhu logického obvodu implementovaného do FPGA, a proto nelze v této sekci dokumentu definovat jeho velikost. Napájecí napětí se připojuje pomocí konektoru CON10, což je standardní napájecí konektor s průměrem středového trnu 2.5mm. Kladný pól (V IN ) je připojen na vnitřní část konektoru (trn), záporný pól (nulový potenciál GND) na vnější část (obal), viz. obrázek Obr. 4. Připojení napájecího napětí je indikováno zelenou LED diodou. Obr. 4 - zapojení napájecího konektoru 4.2 Připojení přídavných modulů a uživatelského hardware Obvod FPGA má své vývody pojmenovány ve tvaru Pxxx, kde xxx jsou čísla od 1 do 208 (př. P1, P2,... P208), viz. [1]. Všech 140 vstupně/výstupních vývodů je přímo propojených s rozšiřujícími konektory, jejichž vývody jsou označeny na desce plošných spojů shodnými jmény (Pxxx). Tato označení vývodů konektorů přímo slouží jako jména vstupně/výstupních vývodů hradlového pole v návrhových systémech (např. Xilinx WebPACK), ve kterých se provádí popis vnitřní struktury obvodu. Vzájemné přiřazení jednotlivých vývodů obvodu FPGA k vývodům rozšiřujících konektorů popisuje tabulka 1. Vzhledem k tomu, že napájecí napětí vstupně/výstupních portů obvodu FPGA je 3.3V, tak maximální výstupní napětí na jeho vývodech je taktéž 3.3V. Vstupní napětí však může být až 5V, protože vývody jsou 5V tolerantní. Detaily viz. [1]. Přídavné moduly či uživatelský hardware se připojují k základové desce pomocí rozšiřujících konektorů CON1..9. Všechny konektory jsou shodného typu MLW20. Číselné označení jejich vývodů je zobrazeno na následujícím obrázku Obr. 5. Obr. 5 - číslování vývodů rozšiřujících konektorů (pohled shora) Verze dokumentace 1.0 ( ) 9

10 Číslo vývodu konektoru Názvy vývodů obvodu FPGA pro jednotlivé rozšiřující konektory CONx CON1 CON2 CON3 CON4 CON5 CON6 CON7 CON8 CON9 1 V CC V CC V CC V CC V CC V CC V CC V CC V CC 3 P188 P4 P23 P47 P73 P99 P122 P142 P166 5 P191 P6 P27 P49 P75 P101 P125 P147 P168 7 P193 P8 P30 P58 P82 P107 P127 P149 P173 9 P195 P10 P33 P60 P84 P109 P132 P151 P P200 P15 P35 P62 P87 P111 P134 P153 P P202 P17 P37 P67 P89 P113 P136 P160 P P204 P20 P42 P69 P94 P115 P139 P162 P P206 P22 P44 P71 P96 P120 P141 P164 P GND GND GND GND GND GND GND GND GND 2 V CC V CC V CC V CC V CC V CC V CC V CC V CC 4 P187 P3 P24 P46 P74 P98 P121 P146 P167 6 P189 P5 P29 P48 P81 P100 P123 P148 P172 8 P192 P7 P31 P57 P83 P102 P126 P150 P P194 P9 P34 P59 P86 P108 P129 P152 P P199 P14 P36 P61 P88 P110 P133 P154 GND 14 P201 P16 P41 P63 P90 P112 P135 P161 GND 16 P203 P18 P43 P68 P95 P114 P138 P163 GND 18 P205 P21 P45 P70 P97 P119 P140 P165 GND 20 GND GND GND GND GND GND GND GND GND Tabulka 1 - vzájemné přiřazení vývodů obvodu FPGA k vývodům rozšiřujících konektorů CON1..9 Konektory CON1..8 obsahují 16 vývodů, které jsou připojeny na vstupně/výstupní vývody obvodu FPGA (vývody konektoru číslo 3-18), 2 vývody připojené na V CC (vývody číslo 1 a 2) a 2 vývody připojené na nulový potenciál označený GND (vývody číslo 19 a 20). Výjimku tvoří konektor CON9, který obsahuje pouze 12 vývodů připojených k I/O vývodům FPGA, 2 vývody V CC a 6 vývodů GND. Velikost výstupního napětí V CC, které je možné použít pro napájení rozšiřujícího hardware, je možné nastavit pro každý konektor CON1..9 samostatně propojkami JP1..9 (viz. níže) na hodnotu 3.3V nebo 5V. Zvolená koncepce rozšiřujících konektorů umožňuje velmi jednoduché a vysoce univerzální připojení rozšiřujícího hardware k hradlovému poli FPGA a tím i jeho maximální využití. Verze dokumentace 1.0 ( ) 10

11 4.3 Nastavení výstupního napětí rozšiřujících konektorů JP1..9 Velikost výstupního napětí každého rozšiřujícího konektoru lze zvolit samostatně příslušnou propojkou (JP1..9), umístěnou u daného konektoru. Volba velikosti napětí je závislá na připojeném modulu, který je tímto napětím napájen. JP1-9 Zobrazení Funkce 1 2 Velikost výstupního napětí je 3.3V. 2 3 Velikost výstupního napětí je 5V. 4.4 Volba signálu TDO konektoru JTAG JP10 Na výstupní signál TDO konektoru JTAG je možné připojit buď signál TDO z konfigurační paměti a nebo signál TDO z obvodu FPGA. JP10 Zobrazení Funkce Na konektor JTAG je přiveden výstupní signál TDO z konfigurační paměti. Obvod FPGA nebude zařazen do JTAG řetězce. Na konektor JTAG je přiveden výstupní signál TDO z obvodu FPGA, který tak bude zařazen do JTAG řetězce. 4.5 Volba signálu TDI obvodu FPGA JP11 Jako vstupní signál TDI obvodu FPGA lze použít buď přímo signál TDI z konektoru JTAG nebo výstupní signál TDO z konfigurační paměti. Případně lze signál nechat nezapojen. JP11 Zobrazení Funkce Na vstup TDI obvodu FPGA je přiveden signál přímo z konektoru JTAG. Konfigurační paměť nebude zařazena do JTAG řetězce. Na vstup TDI obvodu FPGA je přiveden výstupní signál TDO z konfigurační paměti. Tyto obvody budou zapojeny sériově v JTAG řetězci. Na vstup TDI obvodu FPGA nebude přiveden žádný signál a obvod tak nebude moci být zařazen do JTAG řetězce. Verze dokumentace 1.0 ( ) 11

12 4.6 Volba signálu DIN obvodu FPGA JP12 Vstupní datový signál DIN obvodu FPGA je možné připojit buď na výstupní signál D0 z konfigurační paměti a nebo na signál DIN přímo z konektoru FPGA. JP12 Zobrazení Funkce Na vstup DIN obvodu FPGA je přiveden výstupní signál D0 z konfigurační paměti. Obvod FPGA bude moci být programován v módu master-serial mode daty z této paměti. Na vstup DIN obvodu FPGA je přiveden signál DIN přímo z konektoru FPGA. Obvod FPGA bude moci být programován v módu slave-serial mode přes tento konektor např. z osobního počítače. 4.7 Volba konfiguračního módu obvodu FPGA JP13 Základová deska umožňuje volbu jednoho z 8 konfiguračních módů obvodu FPGA. Zobrazení JP13 Funkce M0 M1 M Master-serial mód (bez pull-up rezitorů) Master-serial mód (s pull-up rezitory) 1-1 Slave-parallel mód (s pull-up rezitory) Slave-parallel mód (bez pull-up rezitorů) Boundary-scan mód (s pull-up rezitory) Boundary-scan mód (bez pull-up rezitorů) Slave-serial mód (s pull-up rezitory) Slave-serial mód (bez pull-up rezitorů) PD Řídí power-down mód Znak '1' v tabulce znázorňuje zapojenou propojku, znak '-' nezapojenou. Bližší informace o jednotlivých módech lze nalézt v dokumentaci firmy Xilinx. 4.8 Povolení/zakázání výstupů krystalových oscilátorů JP Každý výstup krystalového oscilátoru OSC-0..3 Out může být připojen na příslušný vstup hodinových signálů GCLK0..3 obvodu FPGA. Zobrazení Propojka Jméno propojky Funkce JP14 Gen0EN Připojí výstup oscilátoru OSC-0 Out na vstup GCLK0 obvodu FPGA. JP15 Gen1EN Připojí výstup oscilátoru OSC-1 Out na vstup GCLK1 obvodu FPGA. JP16 Gen2EN Připojí výstup oscilátoru OSC-2 Out na vstup GCLK2 obvodu FPGA. JP17 Gen3EN Připojí výstup oscilátoru OSC-3 Out na vstup GCLK3 obvodu FPGA. 4.9 Zapojení paměti EEPROM a obvodu FPGA do JTAG řetězce JTAG řetězec je sériové zapojení obvodů s JTAG rozhraním provedené tak, že výstup TDO předcházejícího obvodu je zapojen na vstup TDI následujícího obvodu. Na programovací kabel je pak zapojen první obvod svým vstupem TDI a poslední obvod svým výstupem TDO. Tím vzniká uzavřený řetězec obvodů. Všechny obvody mají dále spojeny signály TCK a také signály TMS a tato spojní jsou přivedena opět na programovací kabel. Výhodou tohoto hromadného propojení je možnost programovat libovolný obvod z celého řetězce bez nutnosti přepojování programovacího kabelu. Verze dokumentace 1.0 ( ) 12

13 Základová deska umožňuje tři různá zapojení sériové konfigurační paměti a hradlového pole do JTAG řetězce. Prvním z nich je zapojení pouze paměti EEPROM, druhým je zapojení pouze obvodu FPGA a třetím je zapojení obou obvodů současně. Jednotlivá zapojení jsou znázorněna na obrázcích obr. 6, obr. 7 a obr. 8, u kterých je také uvedeno nastavení propojek JP10 a JP11, jejichž popis je uveden výše. Obr. 6 - řetězec obsahující pouze paměť EEPROM JP10 -> 1-2 JP11 -> propojka nezapojena Zapojení je vhodné použít v případ ě, že nechceme zapojit obvod FPGA do JTAG řetězce. Obr. 7 - řetězec obsahující pouze obvod FPGA JP10 -> 2-3 JP11 -> 1-2 Toto zapojení je vhodné použít v případ ě, kdy pam ěť EEPROM není umístěna v patici SCKT4. Obr. 8 - řetězec obsahující paměť EEPROM i obvod FPGA JP10 -> 2-3 JP11 -> 2-3 Zapojení umožňuje programovat sériovou pam ěť i obvod FPGA Připojení zdrojů hodinových signálů Obvody FPGA řady Spartan-II umožňují připojení až 4 hodinových signálů na speciální vstupní vývody označené GCLK0..3, bližší informace viz. [1]. Tyto vývody jsou připojeny přes propojky JP na výstupy krystalových oscilátorů OSC0..3 Out (umístěných v paticích SCKT0..3), čímž lze jednotlivé oscilátory od vstupních vývodů v případě potřeby odpojit. Odpojených výstupů krystalových oscilátorů (OSC0..3 Out) lze využít jako zdrojů hodinových signálů pro rozšiřující hardware a to tak, že se dané piny propojek JP použijí jako konektory (detailní označení vývodů propojek je na obrázcích Obr. 9 a Obr. 10). Vývody GCLKx jsou dále vyvedeny na konektory CON11..14, na které je možné připojit externí zdroje hodinových signálů. Při použití externích zdrojů je samozřejmě nutné odpojit krystalové oscilátory propojkami JP14..17, aby na jeden vodič nebyly připojeny dva výstupy současně (výstup z krystalového oscilátoru a výstup z externího zdroje hodinového signálu). V případě použití krystalových oscilátorů jako zdrojů hodinových signálů (příslušné propojky JP musí být zapojeny) je možné využít konektorů pro připojení externích zdrojů hodinových signálů opačným způsobem, tj. jako výstupů a řídit jimi např. připojený hardware. Tímto postupem lze například generovat jedním krystalovým oscilátorem hodinový signál jak pro hradlové pole, tak i pro připojený hardware. Přesné rozložení propojek JP a konektorů CON s podrobným popisem jejich vývodů na desce plošných spojů je zobrazeno na obrázcích Obr. 9 a Obr. 10. Obr. 9 - označení vývodů propojek a konektorů CLK0 a CLK1 Verze dokumentace 1.0 ( ) 13

14 Legenda: OSCx Out I/O GCLKx GND Obr označení vývodů propojek a konektorů CLK2 a CLK3 výstupy krystalových oscilátorů vývody konektorů či propojek k nimž jsou připojeny vstupy GCLKx obvodu FPGA nulový potenciál 4.11 Konfigurace (programování) hradlového pole Hradlové pole řady Spartan-II se po připojení napájecího napětí musí vždy znovu naprogramovat, protože neobsahuje žádnou nonvolatilní paměť, ve které by konfigurační informace po odpojení napájecího napětí zůstaly zachovány. Tato vlastnost použitého obvodu FPGA umožňuje návrháři neomezeně-krát obvod FPGA přeprogramovat, což je velmi výhodné pro vývojové a výukové účely. Neomezené rekonfigurace lze také využít např. pro změnu vnitřní struktury obvodu FPGA za běhu aplikace. Základová deska umožňuje tyto typy konfigurace hradlového pole: konfigurace přes rozhraní JTAG konfigurace přes rozhraní FPGA automatická konfigurace ze sériové paměti EEPROM Konfigurace přes rozhraní JTAG. Obvod FPGA se nastaví propojkou JP13 do módu boundary-scan mode, propojkami JP10 a JP11 se obvod připojí do JTAG řetězce (popsáno výše) a na JTAG konektor (CON15) se připojí programovací systém (např. osobní počítač přes příslušný programovací kabel). Konfigurace přes toto rozhraní je velmi výhodná, protože umožňuje zpětnou kontrolu zapsaných dat. Konfigurace přes rozhraní FPGA. Obvod FPGA se nastaví propojkou JP13 do módu slave-serial mode, propojkou JP12 se připojí vstupní signál DIN obvodu FPGA na signál DIN konektoru FPGA a na samotný FPGA konektor (CON16) se připojí programovací systém (např. osobní počítač přes příslušný programovací kabel). Konfigurace přes toto rozhraní je specifická tím, že umožňuje velmi jednoduchým způsobem měnit vnitřní strukturu obvodu FPGA libovolným digitálním systémem (osobním počítačem, mikrokontrolerem, jiným obvodem FPGA apod.) bez použití složitých komunikačních protokolů. Automatická konfigurace ze sériové paměti EEPROM využívá konfigurační mód hradlového pole master-serial mode (nutné nastavit propojkou JP13) a probíhá tak, že po připojení napájecího napětí a nebo po stisknutí tlačítka PROG si obvod FPGA načte konfigurační data z připojené sériové paměti XC18V02 nebo XC18V04 (informace o těchto pamětech viz. [2]). Tato paměť se na základové desce umísťuje do patice SCKT4. Kromě správného nastavení konfiguračního módu FPGA je také nutné nastavit propojku JP12 tak, aby na vstupní signál DIN obvodu FPGA byl připojen výstupní signál D0 z konfigurační paměti. Detailní informace o programování hradlového pole lze nalézt v [1] a v aplikačních poznámkách firmy Xilinx Konfigurace (programování) paměti EEPROM Programování sériové paměti EEPROM se provádí připojením programovacího kabelu na konektor JTAG (CON15) a nastavením (viz. výše) propojek JP10 a JP11 tak, aby paměť byla zapojena do JTAG řetězce. Verze dokumentace 1.0 ( ) 14

15 4.13 Programovací konektory JTAG a FPGA Zobrazení Vývod Funkce VCC GND TCK TDO TDI TMS Napájecí napětí pro programovací kabel (+5V) Nulový potenciál Vstup hodinového signálu Sériový datový výstup Sériový datový vstup Signál pro řízení programování Tabulka 2 - popis vývodů programovacího konektoru JTAG (CON15) Zobrazení Vývod Funkce VCC GND CCLK DONE DIN PROG\ Napájecí napětí pro programovací kabel (+5V) Nulový potenciál Vstup hodinového signálu Výstup indikující, že programování proběhlo úspěšně Sériový datový vstup Signál povolující programování Tabulka 3 - popis vývodů programovacího konektoru FPGA (CON16) 4.14 Ostatní obvody základové desky Základová deska umožňuje vymazání konfiguračních dat hradlového pole tlačítkem PROG. Pokud je nastaveno automatické konfigurování (je zvolen mód master-serial mode ) obvodu FPGA ze sériové paměti EEPROM, která je v daném okamžiku umístěna v patici SCKT4, dojde po zmáčknutí tlačítka nejen k vymazání konfiguračních dat, ale také k naprogramování obvodu daty uloženými v paměti. Stav naprogramování obvodu FPGA je indikován červenou LED diodou označenou na desce plošných spojů nápisem DONE\. Pokud dioda svítí, tak obvod není naprogramován, v opačném případě byl obvod úspěšně naprogramován. Stav režimu snížené spotřeby obvodu FPGA je indikován druhou červenou LED diodou označenou nápisem STAT. Pokud dioda svítí, tak je obvod v režimu s nízkou spotřebou. Verze dokumentace 1.0 ( ) 15

16 5 Literatura [1]... Xilinx, technická dokumentace DS001 - Spartan-II 2.5V Family FPGA, dostupná na [2]... Xilinx, technická dokumentace DS026 - XC18V00 Series of In-System Programmable Configuration PROMs, dostupná na Verze dokumentace 1.0 ( ) 16

17 Příloha A Schéma Verze dokumentace 1.0 ( ) 17

18 MB-S2-150-PQ208 v1.4 Uživatelský manuál (verze dokumentace v1.0) PK Design Verze dokumentace 1.0 ( ) 18