Technologie předepnutého křemíku (Strained Silicon) pro vysokofrekvenční integrované obvody Studijní materiál k předmětu A4M34SIS ČVUT FEL katedra mikroelektroniky Abstrakt: - Tento článek shrnuje základní poznatky o vývoji technologie předepnutého křemíku. Zejména je zde pozornost zaměřena na vysvětlení základních vlastností a efektů ve vrstvě předepnutého křemíku. Dále zde můžete nalézt základní popis výroby vrstvy předepnutého křemíku. Je zde také zmínka o kombinaci dvou technik, které velmi zlepšují rychlost MOS tranzistoru a to technika předepnutého křemíku a SOI (křemík na izolantu). Dále zde uvidíte výsledky, kterých se dosáhlo použitím této technologie v současném technologickém procesu v porovnání s klasickým objemovým CMOS procesem. 1 Úvod Jedním ze základních zákonů, kterým se již 40 let řídí polovodičový průmysl je Moorův zákon. Moorův zákon formuloval v roce 1965 jeden ze zakladatelů firmy Intel, Gordon Moore (Electronics, Volume 38, Numer 8). Říká, že každých 18 měsíců se zdvojnásobí počet tranzistorů v procesorech (Obr. 1), a dlouho platil jako neměnná a nezpochybnitelná definice rozvoje počítačového průmyslu. Obr. 1: Moorův zákon V poslední době se sice ozývají hlasy, že zákon již neplatí, poněvadž nové procesory už tuto definici nesplňují, jeho obhájci však argumentují tím, že po převedení počtu tranzistorů procesoru na jednotky výkonu je tento vztah stále aktuální. Na rozdíl od optimistického pohledu uživatele, kvitujícího každoměsíční přísun nových modelů procesorů, jsou ale výhledy jejich výrobců o něco méně veselé, což potvrzuje i studie výzkumníků společnosti Intel. Kam až můžeme jít se zmenšováním rozměrů tranzistorů? Neustálé zmenšování velikosti tranzistorů (délky hradla) s každou novou generací s sebou přináší kromě zrychlení a větší hustoty integrace řadu problémů při výrobě a mnoho neblahých efektů v submikronové technologii ( horké nosiče, podprahové proudy, atd.). Proto se investují ohromné investice do vývoje hledání nových metod, pomocí kterých bychom dosáhli stejného efektu aniž bychom nutně museli zkracovat délku hradla tranzistoru. Rychlost spínání tranzistoru je přímo úměrná pohyblivosti nosiče náboje, a ta je přibližně:
, (1.1) kde m* je efektivní hmotnost nosiče a 1/τ je rozptyl. Jedním z možných řešení, jak zvýšit pohyblivost nosičů je použití jiných materiálů jako GaAs nebo InP. Bohužel tyto materiály nejsou vhodné pro velkou výrobu. Další, mnohem praktičtějším řešením je modifikace vlastností křemíku. Jednou z takových možností je využití principu nataženého křemíku. 2 Technologie předepnutého křemíku 2.1 Historie Otázka, kdo a kdy vyvinul technologii předepnutého křemíku je poměrně složitá. Princip je znám již velmi dlouho. První náznaky jsou starší více jak 50 let (C.S.Smith, Phys Rev, 1954), výroba čipů pracujících na tomto principu je však stará přibližně 5 let. Jako velký problém se zpočátku jevila možnost spojit vrstvu SiGe a Si (bude popsáno dále) bez dislokací, v této oblasti je významnou postavou J.C.Bean, který v roce 1984 poprvé uskutečnil růst pomocí MBE (Molecular Beam Epitaxy), díky které byl možný růst velmi tenkých vrstev s přesnou kontrolou tloušťky a složení. Ideu použít napnutý křemík dostala v roce 1992 Judy Hoyt, což je fyzička na MIT (Massachusetts Institute of Technology). Od té doby se tuto technologii podařilo nasadit například u všech hlavních výrobců čipů (IBM, Intel, AMD). Judy Hoyte nejprve vyvíjela technologii předepnutého křemíku společně s firmami AmberWave Systems a United Microelectronic Corporation (UMC), ale nakonec se rozhodla spolupracovat s IBM. Významnou postavou je také profesor z MIT Gene Fitzgerald, který se věnoval vývoji předepnutého křemíku v letech 1991-2001 a v roce 1998 založil společnost AmberWave Systems, která má přibližně 100 patentů týkajících se technologie předepnutého křemíku a v tomto směru je dominantní na trhu. První firma, která komerčně využila tuto technologii byla firma Intel, která v roce 2003 zakomponovala tuto technologii do svého 90 nm procesu při výrobě procesorů Dothan a Prescott (Obr. 2), konkrétně se jednalo o 52 Mbit SRAM. V této době přišla společnost IBM se svým PowerPC, ve kterém se také uplatnila tato technologie. Obr. 2: První komerční využití předepnutého křemíku Společnost AmberWave se ovšem velmi ohradila proti použití svojí patentované technologii bez licence a vedla s Intelem různé soudní spory. Jako jedna z posledních firem se rozhodla použít předepnutý křemík společnost AMD, která zpočátku spolupracovala s AmberWave, ale posléze přešla v roce 2003 k IBM. V dnešní době, kdy pomalu přecházíme na proces 45 nm je technologie předepnutého křemíku v nejrůznějších modifikacích zcela běžně používána.
2.2 Princip napnutého křemíku Neustálý požadavek zrychlení spínací doby tranzistoru vedl ke zmenšování délky hradla. Efektů krátkého kanálů je velké množství, jedním z nich je i degradace pohyblivosti ve vertikálních elektrických polích. Úkolem předepnutého křemíku tedy bude zvýšit pohyblivost nosičů elektrického náboje a tím zvýšit rychlosti spínání, aniž bychom museli nutně zkracovat délku hradla tranzistoru. Základní myšlenka je založena na změně vnitřní struktury křemíku. Při růstu dostatečně tenké vrstvy křemíku na vrstvě SiGe, dochází k změně mřížkové konstanty u křemíku, který roste s mřížkovou konstantou podkladové vrstvy (Obr. 3). Tento jev je možný pouze u materiálů s rozdílem mřížkových konstant do 4% (SiGe (20% Ge) a Si má rozdíl kolem 1%). Jelikož má samotný křemík mřížkovou konstantu (a=5.42å) menší než SiGe dojde k natažení vazby mezi sousedními atomy křemíku, částečně dochází také ke kompresy v rovině kolmé k rozhranní mezi křemíkem a SiGe. V tomto případě budeme mluvit o tzv. napnutí ve dvou směrech (biaxial strain). Obr. 3: Princip napnutí křemíku Takto vzniklé epitaxní vrstvy mohou růst bez prostorových poruch (dislokací) pokud je tloušťka narostlé vrstvy pod hranicí tzv. kritické tloušťky. Kritickou tloušťkou vrstvy je označována maximální tloušťka pseudomorfní epitaxní vrstvy, která je ještě termodynamicky stabilní a je jedním z nejdůležitějších parametrů u pseudomorfního růstu heteroepitaxních vrstev. Na následujícím obrázku je znázorněn průběh kritické tloušťky pro spojení vrstev Si a SiGe. Obr. 4: Kritická tloušťka
Pod křivkou People-Bean je vazba Si-SiGe bez dislokací, navíc pod křivkou Mathews-Bakeslee je vazba stabilní. Mezi oběma křivkami je metastabilní oblast, ve které může docházet ke vzniku dislokací vlivem teploty. Určit přesnou hodnotu kritické šířky je poněkud problematické, poněvadž tuto tloušťku ovlivňuje mnoho parametrů, např. teplota. Výše uvedený graf uvádí kritickou šířku epitaxní vrstvy SiGe na křemíkovém substrátu v závislosti na molárním zlomku SiGe. Takto vzniklé spojení vrstev je časté převážně u různých heterostruktur v bipolární technologii (např. HBT), nejedná se tedy o tzv. předepnutý křemík, nicméně stejné předpoklady lze uplatnit i u tohoto opačného růstu. Pnutí v krystalové mřížce má velký vliv na pásovou strukturu polovodiče a to na posunutí energetických pásů, změnu zakřivení, odstranění degenerujících efektů a nebo může dojít ke kombinaci všech těchto tří vlivů. Důvod, proč se mohou napnutým křemíkem pohybovat elektrony rychleji je skryt v pásovém modelu křemíku. V případě elektronového transportu v objemovém křemíku je při pokojové teplotě vodivostní pás složen ze šesti degenerovaných subpásů (údolí), což vychází z kubické symetrie křemíkové mřížky (Obr. 6a). Tyto pásy mají shodnou energii, 2 = 4 (Obr. 6a, 6c). Efektivní hmotnost v každém ze šesti elipsoidů je anizotropní, transverzální hmotnost je m t =0.19m 0 a hmotnost podél osy je m l =0.98m 0, kde m 0 je efektivní hmotnost volného elektronu. V tomto případě zde není pro elektrony žádný preferovaný směr pohybu. Při dvouosém natažení (ve směru požadovaného pohybu elektronů - často *100+ ) dochází ke změně energie subpásů. Čtyři pásy v rovině napínání zvyšují energii, zatímco u dvou pásů v rovině kolmé na požadovaný směr toku elektronů se energie snižuje (v této rovině *001+ dochází ke kompresy). Tyto dva pásy budou díky nižší energii více obsazené elektrony, než zbývající čtyři pásy (Obr. 6b,6d). Díky tomu se bude rovnat efektivní hmotnost elektronu v rovině pnutí transverzální hmotnosti m t =0.19m 0. Dochází tedy k výraznému snížení efektivní hmotnost a z (1.1) plyne nárůst pohyblivosti v rovině pnutí (na Obr. 5 rovina *110+ ). Obr. 5: Orientace rovin Bude zde tedy preferovaný směr pohybu. Při prvních výsledcích docházelo k zlepšení pohyblivosti (vlivem snížení efektivní hmotnosti) při nízkých hodnotách elektrického pole až o 70% oproti standardní technologii. Dalším faktorem, který přispívá k zlepšení pohyblivosti elektronů je také snížení rozptylu.
Obr. 6: Vliv pnutí na pásovou strukturu Si V případě transportu elektrického náboje pomocí děr je situace poněkud složitější. Valenční pás křemíku se skládá z pásu těžkých a lehkých děr a spin orbitálního pásu (Obr. 7a). Při aplikaci pnutí v krystalové mřížce dochází nejen k energetickým posunům pásů, ale také ke změně zakřivení (Obr. 7b). Velikost zakřivení pásů je úměrná efektivní hmotnosti, kterou lze popsat jako, (2.1) kde E je energie a k je vlnový vektor (čím větší zakřivení, tím menší efektivní hmotnost díry). Změna zakřivení a posun energií závisí na druhu pnutí. V praxi se nejčastěji používají tři základní druhy pnutí, které se liší podle roviny, v které aplikujeme pnutí. Jedná se o dvouosé natažení, natažení v jednom směru a komprese v jednom směru (v rovině transportu náboje podél kanálu tranzistoru *110+). Při pnutí se energetické pásy tak deformují, že už přestáváme mluvit o pásu těžkých a lehkých děr. Důležité faktory pro získání vysoké pohyblivosti děr jsou nízká hmotnost (v *110+) ve vrchním pásu, vysoká hustota stavů a dostatečné pásové rozštěpení (zvýší se obsazenost vrchního pásu). Pro zvětšení pohyblivosti děr je nejúčinnější jednoosá komprese podél kanálu tranzistoru, navíc tento druh pnutí má výrazně lepší vlastnosti při vysokých vertikálních elektrických polích. Obr. 7: Štěpení valenčního pásu při pnutí v krystalické mřížce
2.3 Výroba napnutého křemíku Technologii napnutého křemíku je možné z hlediska směru natažení rozdělit do dvou hlavních skupin. První skupinou je již zmíněné dvouosé natažení (biaxial strain) a tou druhou skupinou je natažení pouze v jednom směru (uniaxial strain). 2.3.1 Dvouosé natažení (Biaxial Strain) Metoda dvouosého natažení byla objevena jako první. Preferována byla především firmou IBM. Výroba vrstvy předepnutého křemíku ve dvou směrech je naznačena na obrázku č. 9. Základní vrstvu tvoří křemíkový substrát typu P, který má vyleštěn a chemicky upraven povrch. Následujícím krokem je růst SiGe vrstvy pomocí epitaxní depozice. Jelikož má SiGe větší mřížkovou konstantu, může tato vrstva růst dvěma způsoby, a to buď s mřížkovou konstantou křemíkového substrátu, kdy dochází ke kompresy a nebo roste jako uvolněná. O typu růstu rozhoduje tloušťka vrstvy (Obr. 4). Cílem této fáze je získat tzv. uvolněnou vrstvu SiGe (relaxed layer), na které se bude předepínat vrchní vrstva křemík. V případě růstu uvolněné vrstvy ovšem vznikají nežádoucí poruchy v krystalické struktuře, především se jedná o dislokace. Obr. 8: Vznik nežádoucích dislokací Pro snížení hustoty dislokací je nutné jako první nechat narůst velice důležitou mezivrstvu SiGe (graded layer). Hlavním úkolem této vrstvy je snížit hustotu dislokací v následující uvolněné vrstvě. Tato vrstva se vyznačuje zvyšující se koncentrací Ge se zvětšující se tloušťkou. Začíná se s nulovou koncentrací Ge a konečná koncentrace je přibližně 20%, v budoucnu to bude kolem 40%. Zvyšování koncentrace Ge se provádí skokově (step gradiend) nebo lineárně při relativně vysoké růstové teplotě. Nežádoucí síť dislokací je tak rozprostřena přes celou vrstvu a nekoncentruje se u povrchu (Obr. 10). Hustota dislokací se díky této vrstvě sníží přibližně o tři řády a ve výsledku velice vylepší pohyblivost elektronů při nízké teplotě. Další vrstva (relaxed layer), která se vytváří rovněž epitaxí už roste tedy s konstantním obsahem Ge (20%). Povrch této vrstvy je poté planarizován pomocí chemicko-mechanického leštění (Chemical Mechanical Polishing CMP ). Po této úpravě povrchu dochází k opětovnému růstu SiGe vrstvy s konstantním koncentrací Ge. Takto vzniklé vrstvy SiGe bývají často označovány jako virtuální substrát. Poslední velmi tenkou vrstvou je pak už samotný epitaxně narostlý předepnutý křemík. V případě růstu křemíku je nutné hlídat opět tloušťku, aby nedošlo k nežádoucímu uvolnění. Při překročení kritické tloušťky by vznikly na rozhranní napnuté vrstvy a vrstvy SiGe dislokace, které by v tomto případě sloužili jako vodič při vypnutém tranzistoru a zvyšoval by se podprahový proud.
Obr. 9: Princip dvouosého natažení křemíkové vrstvy Velikou nevýhodou této metody je právě vznik dislokací. Hustota hranových dislokací klesá s rostoucí teplotou. Dislokace vznikají při překročení tzv. kritické šířky rostoucí vrstvy a mají neblahý vliv na celkovou funkčnost. Na následujících obrázcích je znázorněno rozprostření dislokace v přizpůsobovací vrstvě. Obr. 10: Funkce přizpůsobovací (graded) vrstvy Teplota růstu vrstev má také velký vliv na některé důležité parametry. Jednak dochází se zvyšující teplotou k již zmíněnému poklesu hustoty hranových dislokací, navíc se zlepšuje průchodnost napnuté vrstvy, ovšem negativně nám vysoká teplota zhoršuje povrch napnuté vrstvy jak je znázorněno na následujícím obrázku. Obr. 11: Vliv teploty na povrch napnuté vrstvy
Po vytvoření předepnuté vrstvy Si jsou vyžadovány některé vysokoteplotní kroky, při kterých se zvyšuje difůze mezi vrstvou s předepnutým Si a mezivrstvami ležícími pod touto vrstvou. Největší vliv má zejména difůze Ge do vrchní natažené vrstvy. Přítomností germania v horní vrstvě dojde k velké degradaci pohyblivosti vlivem rozptylu na těchto příměsích. Na následujícím obrázku je vyfocen NMOS tranzistor v technologii 90nm vyroben technologií dvouosého natažení křemíku. Obr. 12: Fotografie tranzistoru s předepnutým křemíkem 2.3.2 Natažení v jednom směru(uniaxial strain) Technologie natažení křemíku v jednom směru je především spjato se společností Intel, která má tuto technologii patentovánu a jako první ji využilo při výrobě procesorů Dothan a Prescott. Tento způsob natažení vykazuje výrazně lepší výsledky než předchozí metoda. Natažení v obou směrech (dále BS) bylo intenzívně zkoumáno celá 90.tá léta, avšak vykazuje dva klíčové problémy. Prvním velkým problémem je samotná integrace (dislokace, difúze a cena) a druhým problémem je fakt, že pohyblivost děr je zvýšena jen velmi nepatrně. Obr. 13: Vliv vertikálního el. pole na pohyblivost děr
Biaxial Strain Hlavním důvodem proč se tedy využívá metoda natažení v jednom směru (dále US) je mnohem větší účinnost na zvýšení pohyblivosti děr. U BS se pohyblivost děr velmi snižuje při vysokých intenzitách vertikálního elektrického pole (Obr. 13). Tento jev vyplývá z faktu, že u této metody natažení je zvýšení pohyblivosti děr docíleno separací pásu těžkých a lehkých děr (Obr. 7), čímž dochází k menšímu rozptylu, ale nikoli z důvodu snížení efektivní hmotnosti. Při vysokých intenzitách nastává zmenšení separace pásů lehkých a těžkých děr kvůli kvantizačním jevům a ztrácí se tedy pohyblivost. U US metody je pohyblivost děr zvýšena především vlivem zmenšení efektivní hmotnosti (dochází k většímu zakřivení pásů) a navíc při vysokých intenzitách nedochází k redukci oddělení pásů kvůli vysoké úrovni efektivní hmotnosti lehkých děr. Z důvodu faktu, že pro zvýšení pohyblivosti děr je účinnější komprese a u elektronů natažení, používá se jiná technologie pro PMOS a NMOS tranzistor, navíc se tranzistory optimalizují separovaně, čímž se ve výsledku dosáhne lepších výkonů. Na obr.14 je zachycena struktura PMOS a NMOS tranzistoru. Obr. 14: Struktura NMOS a PMOS při jednoosém natažení U tranzistoru PMOS se docílí komprese aktivní oblasti pomocí tzv. příkopů (leptání). Ve struktuře tranzistoru se odleptá oblast source/drain a vytvoří se příkopy (Obr. 15). Tyto prohlubně se vyplní SiGe pomocí epitaxní depozice, vlivem rozdílu mřížkových konstant dojde ve výsledku v okolí ke kompresy, což vede k zvýšení vodivosti. V první generaci bylo v SiGe přibližně 17% Ge, čímž se docílilo pnutí kolem 500 MPa. V současné době (2006) se pomocí takto zabudované oblasti SiGe docílilo tlaku kolem 900 MPa. Zakomponování SiGe do strukturu S/D přináší navíc vlivem Ge zvýšení vodivosti S/D a výrazně tak dochází k snížení sériového odporu těchto oblastí. Jelikož se SiGe nachází velice blízko kanálu, je zapotřebí brát v potaz, že při vysokoteplotních krocích může docházet k difůzi Ge do kanálu, což poté vede k většímu rozptylu na těchto nežádoucích příměsích. S neustálým zmenšováním rozměrů dochází zároveň k zmenšování oblastí S/D. Zmenšení oblasti SiGe snižuje kompresy v oblasti kanálu. V současné době se snižování objemu SiGe kompenzuje depozicí vysoce kompresní vrstvy SiN na povrch tranzistoru, tím vzroste pnutí na víc než 1 GPa (Obr. 15). Vrstva NiSi slouží ke snížení kontaktního potenciálu.
Obr. 15: Fotografie PMOS při jednoosém natažení Princip natažení křemíku v kanále u NMOS je odlišný. Na celý NMOS tranzistor se při vysoké teplotě nanese vrstva Si 3 N 4, která má při pracovní teplotě jiný koeficient teplotní roztažnosti než samotný křemík. Pokrývací vrstva Si 3 N 4 má menší koeficient a tak za provozních teplot udržuje mřížkovou konstantu křemíku na vyšší hodnotě něž má v klidu. Tímto natažení dojde k výraznému zvýšení vodivosti elektronů. Proces výroby napínací vrstvy je poměrně složitý, velké problémy nám vytváří přítomnost vodíku. Skupiny NH přidávají do nitridové sítě větší flexibilitu a snižují pnutí. Pro vytváření této vrstvy se používají různé epitaxní technologie, mezi nejčastější patří PECVD a LPCVD. Výhodou PECVD je nižší teplota růstu (400 C), ovšem vzrůstá přítomnost vodíku, což vede k menšímu pnutí. LPCVD se provádí při nízkých tlacích a vysoké teplotě (600 C-800 C), díky pomalé rychlosti růstu se snižuje přítomnost vodíku. Tyto standardní metody umožňují získat tlak přibližně 1GPa. Mezi nejnovější metody patří MLD (Multy-Layer Deposition) a UVTP, u které se jako zdroj energie používají UV fotony. Posledně jmenovanou metodou lze dosáhnout tlaku kolem 1,6 GPa. Velikost tlaku je velice důležitá, poněvadž při tlaku pod 1GPa je rozštěpení pásů menší než optická fononová energie (60 mev) a snížení mezipásového rozptylu (zvyšuje pohyblivost) není tak výrazné. Pnutí větší jak 1GPa je tedy nutné k dostatečnému potlačení rozptylu na fononech. V současné době se pro dosáhnutí co největšího výkonu v CMOS technologii využívá DSL (Dual Stress Line) proces, např. při výrobě paměťových buněk SRAM (Obr. 16). U této technologie se nejprve na celou destička depozičně nanese vysoce pnoucí vrstva SiN. Poté následuje odleptání této vrstvy ze všech PMOS tranzistorů a depozice vysoce kompresního SiN, který bude následně opět selektivně odleptán z NMOS tranzistorů. Pořadí nanášení vrstev může být i opačné. V dnešní době se dosahuje komprese až 3 GPa a natažení 2 GPa. Další často využívanou technikou je tzv. paměťová technika (Stress Memorization Technique), kde SiN vrstva pracuje pouze dočasně. Výrobní proces zahrnuje následující kroky: 1) amorfizace poly-si hradla; 2) depozice SiN na hradlo; 3) rekrystalizace hradla během žíhání S/D; 4) odstranění SiN vrstvy. Po odstranění této vrstvy zůstane v hradle částečné pnutí ve vertikálním směru, které způsobí zlepšení pohyblivosti v kanále. Tato technika se používá pro NMOS. Obr. 16: Technologie DSL (SRAM buňka)
Technologie předepnutého křemíku se neustále rozvíjí a dosahuje se lepších výsledků. Velice se v tomto ohledu angažuje právě společnost Intel, ovšem i ostatní konkurenti pro zlepšení výkonu svých procesorů využívají této bezesporu unikátní technologie (Obr.17). Obr. 17: Fotografie tranzistorů s předepnutým křemíkem 3 Dosáhnuté výsledky Srovnáme-li dvě prezentované metody natažení křemíku vychází jako vítěz napnutí v jednom směru. Je to z toho důvodu, že zvyšuje výkon současně NMOS tranzistoru i PMOS tranzistoru a je tedy tato technologie vhodná pro CMOS. Výkon tranzistoru se zvyšuje s každým novým procesem, a na celkový výsledek má vliv mnoho činitelů (délka kanálu, tloušťka oxidu, materiál hradla, atd). Parametry, které bezprostředně ovlivňuje technologie předepnutého křemíku jsou proudy I OFF, I ON, pohyblivost nosičů, vodivost kanálu, spínací rychlost. V následující tabulce jsou zachyceny některé parametry, které se podařilo metodou US zlepšit oproti klasické technologii, navíc je z tabulky možné vidět, že s novým procesem došlo k vylepšení technologie napnutí. Všechny zde uváděné hodnoty jsou pouze orientační. Při nejrůznějších experimentech se dosahovalo mnohem lepších výsledků. Tab.1: Výsledky jednoosého natažení křemíku (Intel) 90 nm 65 nm NMOS PMOS NMOS PMOS Pohyblivost 20% 55% 35% 90% I ON 10% 30% 18% 50% I DLIN 10% 35% 18% 18% S každým novým procesem je snaha udržet hodnotu I OFF na co nejmenší hodnotě a tím snížit statický ztrátový výkon, naopak se zvýšením I ON by se snížilo zpoždění hradla. Z aproximovaných výsledků společnosti Intel (Obr. 18), je zřejmé, že došlo k výraznému vylepšení obou parametrů.
Obr. 18: Zlepšení parametrů tranzistoru při napnutí křemíku Na obrázku je vidět 15% zlepšení proudu I ON při konstantní proudu I OFF a čtyřnásobné snížení I OFF při konstantním I ON. Společnosti Intel se navíc podařilo dosáhnout rekordního výsledku v hodnotě I ON jak pro NMOS (Obr.19) tak i pro PMOS. NMOS 1.46mA/uA I DSAT při 1.2V 100nA/uA I OFF Obr. 19: Zlepšení I OFF vlivev pnutí v křemíku Celkové zrychlení spínací doby tranzistoru je přibližně 17%. Pohyblivost nosičů náboje je silně závislá na prostoru umožňující pnutí. Všechny zde presentované výsledky byly zjištěny při použití návrhového pravidla umožňujícího minimální vzdálenost mezi kontakty S/D 220 nm. Obrovskou výhodou této technologie je fakt, že je možné ji zakomponovat do již zaběhnutého technologického procesu, aniž by došlo k výraznému navýšení nákladů. Přibližný nárůst finančních prostředků na zavedení této technologie jsou 2%. 4 Technologie SGSOI,SSOI Technologie SSOI (Strained Silicon On Insulator) kombinuje dohromady technologii napnutého křemíku a tzv. křemíku na izolantu, což je alternativa ke klasickému objemovému CMOS procesu. Technologie SOI je poměrně nová a vykazuje řadu vynikajících vlastností, především zvyšuje výkon díky eliminaci parazitních kapacit, umožňuje funkci při malém napájecím napětí, zamezuje svodovým proudům do substrátu, umožňuje vyšší hustotu integrace, netrpí na latch-up, je rychlejší než klasický proces, odolný vůči záření, snižuje ztrátový výkon, má vyšší provozní teploty a
vykazuje asi o 20% méně výrobních kroků. Mezi horší vlastnosti lze zařadit horší odvod tepla a nárůst nákladů na výrobu asi o 3-10%. V dnešní době rozeznáváme technologie SGOI a SSOI, tzv. první a druhou generaci. V technologii SGOI je mezi vrstvou předepnutého křemíku a izolační vrstvou napínací vrstva SiGe, zatímco v případě SSOI leží vrstva předepnutého křemíku přímo na izolační vrstvě, někdy bývá tato technologie označována jako SSDOI (Strained Silicon Directly On Insulator). Jednotlivé varianty jsou znázorněny na následujícím obrázku. 4.1 Výroba SGOI Obr. 20: Varianty technologie předepnutého křemíku SGOI v současné době není příliš komerčně využívána, přednost má SSOI. SGOI lze vytvořit několika různými způsoby, mezi nejčastější patří spojování (bonding), snižování dislokací (dislocation sink) a kondenzační metody. 4.1.1 Metoda spojování Proces výroby pomocí metody spojování je naznačen na následujícím obrázku. Obr. 21: SGOI pomocí metody spojování Základem je iontová implantace H+ nad rozhranní uvolněné vrstvy a gradientní vrstvy SiGe, následuje hydrofilní spojení s na povrchu zoxidovanou vrstvou křemíku při pokojové teplotě, přičemž povrchy obou částí musí být vyleštěné (CMP). Poté následuje štěpení při teplotě 400 C v místě iontové implantace, čištění, zarovnání povrchu a poslední fází je růst tenké křemíkové vrstvy při teplotě 550 C. Mezi nejdůležitější faktory, které ovlivňují kvalitu struktury jsou povrchové vlastnosti, sem patří hustota dislokací, hrubost povrchu a cross-hatch obrazce (Obr. 22).
Obr. 22: Fotografie povrchu Velký vliv na tyto tři nežádoucí efekty má koncentrace Ge v uvolněné SiGe vrstvě. Při této metodě výroby je nutné optimalizovat proces nízkoteplotního růstu epitaxní vrstvy SiGe k snížení hustoty dislokací a dále je nutné optimalizovat CMP pro redukci nehomogenity této vrstvy. 4.1.2 Metoda snižování dislokací (dislocation sink) Výrobní proces je zachycen na následujícím obrázku. Obr. 23: SGOI pomocí metody pro snižování dislokací Zpočátku je výrobní proces prakticky stejný s předchozí metodou. V tomto případě ovšem není prakticky přítomna gradientní vrstva a na rozhranní vzniká velké množství dislokací, po iontové implantaci H+ je tato destička žíhána při teplotě 800 C po dobu 30min v atmosféře N 2 k snížení dislokací. Následuje opětovná implantace s vyšší dávkou H+. Následující výrobní kroky jsou pak velmi podobné předchozí metodě.
4.1.3 Kondenzační metoda Prvním technologickým krokem této metody je růst natažené vrstvy SiGe s 8% koncentrací Ge na SOI substrátu při teplotě 550 C, tloušťka této vrstvy je přibližně 60nm, což je pod kritickou tloušťkou (při této koncentraci 200nm) a nevznikají tak na rozhranní žádné dislokace. Dále nastává oxidace při 1000 C, tím získáme oxid o tloušťce přibližně 180nm a uvolněnou vrstvu SiGe. Dalším technologickým krokem je odleptání oxidu hydrofluorovodíkovou kyselinou. Posledním krokem je opět růst vrstvy předepnutého křemíku při teplotě 550 C na uvolněné vrstvě SiGe ležící přímo na izolantu. Porovnáme-li navzájem tyto tři metody, tak kondenzační metoda vykazuje nejmenší hrubost povrchu, takřka nulové dislokace a nejkratší dobu výroby (přibližně 1 hodinu). 4.2 Výroba SSOI Obr. 24: SGOI pomocí kondenzační metody Pro komerční aplikace se využívá tzv. druhé generace SSOI nazývané SSDOI (Strain Silicon Direct On Insulator), v které je natažený křemík umístěn přímo na izolantu bez přítomnosti SiGe vrstvy. Mezi největší výrobce této technologie se řadí společnost AMD (např. AMD Athlon A64 3500+ Venice), ovšem dominantní roli na trhu v oblasti technologie SOI má společnost Soitec. Wafery SSDOI pro CMOS proces dodávané firmou Soitec se na trhu prodávají pod jménem HM Unibond. Soitec také vlastní patent na metodu výroby Smart Cut. 4.2.1 Smart Cut Smart Cut je revoluční technika používaná k přenosu ultra tenkých krystalických vrstev ze substrátového materiálu (jako je křemík) na jiný povrch. Liší se od tradičních technik, které jsou založeny zejména na slepování destiček ( waferů ) a zpětném leptání. Zjednodušený výrobní proces SSDOI je naznačen na obr.25. Základem jsou dvě destičky, křemíková (Obr.25a) a destička SiGe s epitaxně narostlou vrstvou předepnutého křemíku. V další fázi dochází k termální oxidaci destičky A (Obr.25b), vzniklá vrstva SiO 2 bude sloužit jako izolační vrstva. V následném kroku se pomocí iontové implantace (vodík, helium, argon) vytvoří štěpná zóna (Obr.25c). Po očištění a spojení s křemíkovou deskou (Obr.25b) je SiGe v místě štěpné plochy odštěpen (Obr.25e). Následuje selektivní odleptání zbytku vrstvy SiGe (Obr.25f).
Obr. 25: SSOI pomocí metody Smart Cut Proces je navržen tak, aby byl co nejvíce podobný klasické metodě výroby SOI destiček pro CMOS technologii. Přenášená vrstva předepnutého křemíku je tenká většinou 200Å. Takto tenké vrstvy jsou velice vhodné pro plně ochuzenou architekturu (Fully Depleted), u které není přítomen Kinkův efekt. Je možné vytvořit vrstvy až do tloušťky 900Å. Oba typy vrstev jsou plně stabilní při všech termálních procesech používaných v CMOS procesech, dokonce i při 1100 C. Fakt, že je předepnutý křemík nanesen na amorfní SiO 2 a není na vrstvě SiGe eliminuje tvorbu zárodků míst, které umožňují povolení a tím se zlepšuje stabilita pnutí. Na následujícím fotografii je tranzistor vyrobený technologií SSDOI od firmy IBM. Obr. 26: Fotografie tranzistoru SSOI od IBM 4.3 Výsledky SSOI Následující obrázek porovnává tři různé technologie, samotnou technologii SOI pro NMOS, SOI kde byla přidána natahovací vrstva (tensileetchstoplayer) a SSOI se stejnou vrstvou. Z výsledků vyplývá, že v případě NMOS byl zvýšen proud technologií SSOI o 18%. Obdobné výsledky byly změřeny i pro PMOS, u kterého došlo k 6% zlepšení.
Obr. 27: Zlepšení parametrů pomocí technologie SSOI Na dalším obrázku je porovnání výstupních charakteristik a transkonduktance tranzistoru NMOS pro SOI a SSOI. Jedná se o tranzistor o ploše 10 um x 10 um. Přítomností pnutí ve dvou směrech došlo k snížení prahového napětí oproti klasické SOI technologii.navíc se zvýšil drainový proud na dvojnásobek. Bohužel se toto proudové vylepšení redukuje pro menší tranzistory vlivem efektům vysokého intenzity elektrického pole a vyššímu sériovému odporu. Transkonduktance se výrazně zlepšila u dvou stejně velkých tranzistorů o 115%. Obr. 28: Výstupní charakteristiky SOI a SSOI Na dalším obrázku je zachycena charakteristika podprahové oblasti tranzistoru s délkou hradla 100nm. U obou typů technologie se dosáhlo srovnatelného poklesu proudu, a to při snížení napětí o 69mV došlo k zmenšení proudu desetkrát. Na obrázku lze pozorovat snížení prahového napětí. Nespornou výhodou obou typů jak SSOI tak SOI je nepřítomnost PN přechodů (svodové proudy) na rozdíl od klasického CMOS procesu.
Obr. 29: Podprahová oblast SOI a SSOI 5 Závěr Hlavním cílem této práce bylo shrnout základní poznatky o poměrně nové technologii předepnutého křemíku. Z prezentovaných výsledků vyplývá jednoznačný přínos této technologie v současných výrobních procesech. Menší nevýhodou zavedení této technologie se může zdát navýšení výrobních nákladů oproti zavedené technologii, ovšem tento vzrůst kolem 2-10% je zcela vykompenzován získaným zlepšením důležitých parametrů tranzistorů. Velkou výhodou je také možnost začlenění této technologie do budoucích nových generací součástek (Multiple gate, vertikální struktury, Ultra Thin Body SOI, kovová hradla, atd.). Techniku předepnutého křemíku díky svým unikátním vlastnostem využívají všichni přední výrobci integrovaných obvodů. S neustálou potřebou zvyšování výkonu a hustoty integrace se s každou novou generací vylepšují vlastnosti předepnutého křemíku, proto zde prezentované výsledky nemusí odpovídat současnému situaci v oblasti IO. Použitá literatura *1+ C. K. Maiti, Strained silicon heterostructures: materials and device, The Institution of Electrical Engineers, London, 2001. *2+ N. Mohta, S. E. Thompson Mobility enhancement, IEEE Circuits & Device Magazine, September/October 2005. *3+ S. E. Thompson, G. Sun, Y. S. Choi, T. Nishida Uniaxial-Process-Induced Strained-Si: Extending the CMOS Roadmap, IEEE Transaction On Electron devices, vol. 53, no. 5, may 2006. *4+ J. J. Lee, J. S. Maa, D. J. Tweet, S. T. Hsu Fabrication of Strained Silicon on Insulator (SSOI) by Direct Bonding Using Thin Relaxed SiGe Films as Virtual Substrate, Mat. Res. Soc. Symp. Proc., vol. 809, 2004. *5+ A. Thean Strained Silicon Directly on Insulator (SSOI): Biaxila, Uniaxial, or Hybrid?, Abstractor for 13 th International Symphosium On Silicon-On-Insulator Technology And Devices. [6] J. Park, G. Lee, T. Kim, S. Hong, S. Kim, J. Song, T. Shim Strained Si engineering for nanoscale MOSFETs, Materials Science and Engineering, B 134, p. 142-153, 2006 [7]www.intel.com [8]www.ibm.com [9]www.amd.com [10]www.soitec.com [11]www.amberwave.com [12]www.itrs.net [13]www.cornell.edu