Navrhované a skutečné rozměry Změna skutečných rozměrů oproti navrhovaným Al spoje Kontaktní otvor v SiO Návrhová pravidla pro návrh topologie (layoutu) čipu Jiří Jakovenko Difuzní oblast N+ Vzájemné sesazení masek kontaktu, POLY Si Odchylka masek -> nedošlo k vytvoření kontaktu -> Zachováme technologický přesah X Příčiny výrobních odchylek - Přeleptání, nedoleptání vrstev - Nedokonalé exponování a vyvolání fotorezistu - Nepřesné vzájemné sesazení masek - Laterální difuze - Laterální oxidace (ptačí hlavy) Minimální šířka motivu - Linie, kterou lze ještě spolehlivě vytvořit bez vážnějšího narušení motivu Minimální vzdálenost motivů - Vzdálenost, která spolehlivě zajistí, že nedojde k nežádoucímu spojení motivů ležících na stejné maskovací úrovni > Vysoké schody profilu způsobují zúžení linie Al vodiče > vysoká proudová hustota > snížená spolehlivost Minimální a maximální rozměr motivu - Rozměry motivu, které je daná technologie schopna bez podstatného zkreslení spolehlivě vytvořit Minimální přesah - Minimální přesah mezi hranami dvou úrovní masek, tvořící část funkční struktury tak, aby byla spolehlivě zaručena požadovaná funkce Kontaktní okno zasahuje do oblasti P vrstvy -> zkrat PN přechodu
Minimální separace dvou masek: - Vzdálenost dvou motivů vytvářených ve dvou různých maskovacích úrovních tak, aby byla spolehlivě zajištěna minimální vzdálenost mezi nimi a nedocházelo k jejich vzájemnému ovlivňování Druhy návrhových pravidel Layout CMOS N-well technologie Návrhová pravidla l - Násobky jediného parametru Mikrometrová návrhová pravidla - Seznam minimálních rozměrů a vzdáleností Návrhová pravidla Návrhová pravidla kontakty Well Active Select Same Potential 0 or 6 10 Different Potential 9 Contact or Via Hole Polysilicon Metal1 Metal 4 Via 1 Metal to 1 Active Contact 1 Metal to Poly Contact 4 5
CMOS Invertor - Layout Layout CMOS inveror In A A Out (a) Layout A A n p-substrate Field n + p + Oxide (b) Cross-Section along A-A NAND NOR Vdd Vdd B Široký tranzistor Široký tranzistor Nejvyšší proudová hustota bude na jedné straně Zde bude proud rovnoměrně rozložen Velké tranzistory se musí rozdělit Zmenší se tak parazitní kapacita Příklad čtyřech paralelních tranzistorů:
Stejné vlastnosti tranzistorů Příklad: Co to je? Např. vstupní diferenciální zesilovač OZ Rozptyl technologických parametrů Vzájemné prokládání Vzájemné prokládání Proč? Stejné vlastnosti, stejná teplota Další možnosti M1: 8 tranzistorů M: 8 tranzistorů Diferenční stupeň Velké tranzistory Diferenční stupeň D(rain) Kontakty Multiple Contacts S D G S(ource) S G(ate) (a) small Paralelní transistors rozdělení in parallel (b) Kruhová circular transistors topologie
Správná orientace tranzistorů Vliv teploty správná orientace ANO NE Výkonová část Produkuje teplo Výkonová část Produkuje teplo Parazitní kapacity, odpory Kontaktovací pady Vložíme tzv. Dummy součástku Kontakrovací Pad Veliké tranzistory musí Vybudit velkou kapacitu Výstupní driver 100 mm Out In Out Model výstupního Bufferu V in L = 10nH 0 106 56 1500 L = 5nH 8 4 4 900 Kaskáda invertorů se zvětšující se velikostí šířky kanálu Z 0 = 100 C L = 5pF C L Clamping Ochrané Diodes diody ESD V out R L Pasivní součástky ve IO strukturách Rezistory Kapacitory Cívky L = 10nH (a)
Odpor na čtverec Integrované rezistory Typy a vlastnosti Proud Odpor na čtverec Velké rezistory Difúzní rezistory Meandrovitá topologie Jsou realizovány pomocí difuzních oblastí Pozor! Jsou napěťově závislé Zvýšení odporu zaškrcením rezistoru pomocí OPN Poly rezistory Typické hodnoty PolyRes Hodnotu odporu lze nastavit koncentrací příměsí v POLY Si - Při depozici - Dodatečnou difuzí - Iontovou implantací Nastavení lze ve speciální případech provést dodatečně laserem
Integrované kapacitory Poly1 Poly kapacitor Tvořené OPN velká napěťová závislost Tvořené izolační vrstvou SiO Poly - Substrát Poly - Poly Stínění snižující napěťovou závislost Layout pro spínané proudy Pozor na parazitní kapacity Typické hodnoty Plánování topografie Operační zesilovač
Digitální signálový procesor Cívky v IO? Typický vf komunikační systém Kombinace vf analogových a digitálních obvodů LNA VCO AG C AA filtr ADC N reference I,V,f hodiny f ref Analogový signálový procesor PA DAC Regulátory Řízení napájení 70-GHz LNA v 90nm CMOS technologii Dvou stupňový nízko šumový zesilovač Vstupní a výstupní impedance přizpůsobena 50Ω Dnes existují i LNA pracující nad 100 GHz v 45 nm technologiích Klíčové pasivní komponenty pro mikrovlnné obvody jsou cívky Cívky a transformátory Rozměry cívek a transformátorů jsou implementovatelné na čip pro mmvlny Cívky jsou upřednostňovány před koplanárními vedeními Vertikálně konstruované transformátory fungují pro rozsah 100GHz Dnes se dají velice přesně modelovat vlastnosti Použití cívek je dnes v IO běžné 1:1 vertikálně konstruovaný transformátor v 90-nm CMOS RF IO 70-GHz LNA výrobní technologie 90-nm RF-CMOS s 9-ti vrstvami metalizace f T /f MAX =10/00GHz (W f =1µm) Tlusto vrstvé metalizace M8 & M9 Cívky: vysoké Q, malá plocha pf MIM kapacitory 50 x 400 µm Latchup Latchup: sepnutí parazitní tyristorové struktury vedoucí ke zkratování Veliký problém před rokem 1980 Minimalizováním odporu substrátu připojeného k / zamezíme Latchupu Řešení: umístit co nejvíce kontaktů na substrát a na jámu A Y R well V well p+ n+ n+ p+ p+ n+ V sub R sub Aktivní plocha čipu: 400µm ~180 x 00 µm R sub p substrate n well n well V well R well substrate tap V sub well tap
Guard Rings Stick Diagram Vznik Latchupu je významný, když se difúzní závěrně polarizované přechody dostanou do propustného směru Citlivou oblast chrání tzv. guard ring, který zadržuje injektované elektrony In Out 1 U součástek neuvažujeme jejich velikosti Důležitá je jen topologie Konečný layout je generován tzv. compaction programem Stick diagram invertoru