Technologie číslicových obvodů

Transkript

1 Technologie číslicových obvodů Technologie výroby IO pouzdření Vyšší montážní celky O. Novák, CIE 3 1

2 Diode logic DL: O. Novák, CIE 3 2

3 DL: nepoužívá se, nemožnost invertovat signál, degradace logických úrovní O. Novák, CIE 3 3

4 DTL: velký logický zdvih, šumová imunita, malá rychlost, použití v průmyslových výrobách se silným rušením O. Novák, CIE 3 4

5 TTL: Je-li některý ze vstupů v log0, T1 otevřen, T2 a T4 uzavřen, T3 otevřen. Jsou-li všechny vstupy v log1, T1, T3 uzavřeny, T2 a T4 otevřeny O. Novák, CIE 3 5

6 TTL s pasivním výstupem (T1, T2) s aktivním výstupem (T1, T2, T3, T4) s otevřeným kolektorem (možnost montážního součinu) H-rychlá, N-normální, L-nízká spotřeba, S- se Schotkyho diodami (zabraňují saturaci transistorů), LS nízká spotřeba + Schotkyho diody O. Novák, CIE 3 6

7 Vstupní charakteristika invertoru TTL i A [ma] U A U Y U A [V] O. Novák, CIE 3 7

8 Převodní charakteristika invertoru TTL U A - vstupní napětí, U Y výstupní napětí. 0,8 V max. hodnota U A odpovídající log. 0, 2,0 V min. hodnota U A odpovídající log. 2,4 V max. hodnota U Y odpovídající log. 0 0,4 V min. hodnota U Y odpovídající log. 0 U r překlápěcí úroveň vstupního napětí O. Novák, CIE 3 8

9 Zatěžovací charakteristika U Y [V] 3,2 2,4 0, I Y [ma] O. Novák 9

10 Odběrová charakteristika invertoru TTL Iba [ma] U A U Y U A [V] O. Novák, CIE 3 10

11 Obvody TTL s třetím stavem O. Novák, CIE 3 11

12 TTL s otevřeným kolektorem O. Novák, CIE 3 12

13 ECL technologie emitter-coupled logic nejrychlejší logika (tp < 0,1 ns, 1995) používá bipolárních transistorů mimo oblast saturace veliká spotřeba energie (40 mw-hradlo) O. Novák, CIE 3 13

14 Logický člen emitorově vázaný ECTL O. Novák, CIE 3 14

15 P-MOS kanál typu P historická technologie nyní se nepoužívá pro nové návrhy N-MOS kanál typu N snadná integrace, hradla zaberou málo místa na IO obvody VLSI (paměti, mikroprocesory) H-MOS zdokonalená verse N-MOS technologie, tp = 1 ns, 1 mw/hradlo O. Novák, CIE 3 15

16 Převodní charakteristika invertoru NMOS U O [V] V OH = 5,8 V A V OL = 0,5 V B 2,6 V = V IL V IH = 3,4 V U i [V] O. Novák, CIE 3 16

17 NMOS technologie NMOS hradlo NOR náhradní schéma O. Novák, CIE 3 17

18 Technologie CMOS Invertor: Při přivedení napětí log. 1 na A T1 se otevře, T2 zůstane uzavřen. Při přivedení napětí 0V se otevře T2 a uzavře T O. Novák, CIE 3 18

19 Technologie CMOS Invertor kanál tranzistoru N dvakrát vodivější vůči tranzistoru s kanálem P O. Novák, CIE 3 19

20 Hradlo NAND v CMOS technologii Obr Hradlo NAND v CMOS technologii O. Novák, CIE 3 20

21 Hradlo NOR v CMOS technologii O. Novák, CIE 3 21

22 Technologie CMOS (pokr.) Člen AND-OR-INVERT O. Novák, CIE 3 22

23 CMOS transistory s kanály obou typů historicky velké zpoždění (100 ns) v současnosti tp i méně než 1 ns v klidovém stavu téměř nulová spotřeba energie spotřeba energie ~ frekvenci změn stavů BiCMOS Bipolární i CMOS transistory v jednom IO Spojuje výhody obou technologií Technologicky náročné O. Novák, CIE 3 23

24 Technologie BiCMOS velká rychlost velký výstupní výkon malá spotřeba v klidovém stavu zpoždění téměř nezávislé na zatížení NAND: O. Novák, CIE 3 24

25 Vývoj technologií - převaha CMOS O. Novák, CIE 3 25

26 Vývoj technologií - snižování U cc O. Novák, CIE 3 26

27 Vývoj technologií - snižování U cc O. Novák, CIE 3 27

28 Řady logických obvodů O. Novák, CIE 3 28

29 Životní cyklus logických řad O. Novák, CIE 3 29

30 Planární technologie výroby IO trendy vyšší integrace snižování ceny menší energetické nároky, menší tepel. ztráty, menší rozměry, snazší chlazení vyšší rychlost zpracování signálů universální obvody, větší série, nižší cena zákaznické obvody Technologické kroky v planárním procesu růst krystalu substrátu Ingot tvořen Si a příměsemi, průměr až 20 cm, délka 50 cm, Ingot je rozřezán na plátky /wafers/ přibližně 0,2 mm tlusté. Jedna strana plátku hlazena a čištěna, čímž se připraví na další procesy závislost: čím větší průměr ingotu tím větší efektivita procesu a zároveň větší investiční náklady O. Novák, CIE 3 30

31 Fotografie plátku /wafer/ O. Novák, CIE 3 31

32 Technologické kroky v planárním procesu Epitaxní růst růst další vrstvy Si na plátku, reaktor při 1000 stupních C. Redukce plynu SiH 4 nebo SiCl 4, síla vrstvy od 5 do 25 mikrometrů, obsah příměsí PH 3 pro n-polovodič, B 2 H 6 pro p-polovodič. Příměsi jsou přimíšeny do plynu v reaktoru před redukcí Oxidace růst pasivační vrstvy SiO 2 působením vodních par : Si + H 2 O - > SiO 2 + 2H Fotolitografie selektivní odstranění SiO 2, maska z polymeru, ozářeno UV světlem, vyvolání, pozitivní x negativní fotorezist, omývání H 2 SO 4, odstranění SiO 2 nepokrytého polymerem, možnost vrstvení O. Novák, CIE 3 32

33 Technologické kroky v planárním procesu Difuse historicky nejstarší proces, difuse příměsí do exponovaného polovodiče, teplota 1000 stupňů C, expozice 1-2 hodiny, pomalé, obtížná regulace přesné teploty Iontová implantace moderní metoda vnášení příměsí ostřelováním urychlenými ionty ve vakuu / kev/ podle požadované hloubky penetrace příměsi do exponovaného materiálu. SiO 2 nepropouští ionty - selektivita Metalizace kondenzací par Al na povrchu, dodatečné odstranění nepotřebné vrstvy Al v místech, kde nemají být spoje Testování funkčnosti označení kapičkou barvy nefunkčních IO Pouzdření rozřezání plátku, připojení kontaktních plošek IO k vývodům pouzdra zlatými drátky, uzavření pouzdra O. Novák, CIE 3 33

34 Výroba chipu 32 nm Intel O. Novák, CIE 3 34

35 Výroba npn transistoru n epitaxial layer n+ SiO 2 15 µm p substrate epitaxní růst n-vrstev (n+ silná n- slabá polovodivost) a oxidace Windows for isolation diffusion SiO 2 0,5 µm n+ n p fotolitografie (maskování a leptání) vytvoření oken krytých SiO O. Novák, CIE 3 35

36 Isolation islands p+ isolation n epitaxial Cross section pohled zeshora na n-okna odizolovaná silnou difusní p vrstvou Base diffusion SiO 2 n p p+ n p 2,7 µm p n+ difuse báze (p-polovodič) O. Novák, CIE 3 36

37 Base regions p+ n p n p pohled zeshora po difusi báze n+ emitter diffusion n+ n+ SiO 2 n p+ µm p n+ Difuse n+ oblastí pro kolektor a emitor současně O. Novák, CIE 3 37

38 Substrate Aluminium C2 E2 B2 C1 B1 E1 SiO 2 0,7 n+ p n p+ n+ Metalizace a pasivace SiO 2 p+ n n+ p Pohled zeshora, předpokládáme SiO2 transparentní O. Novák, CIE 3 38

39 Struktura IO O. Novák, CIE 3 39

40 Srovnání parametrů různých technologií IO Lattice: delay 7.5 ns CMOS hradlo (1994) O. Novák, CIE 3 40

41 Základní typy hradel podle výskytu v různých technologiích O. Novák: CIE5 41

42 Základní typy hradel podle výskytu v různých technologiích O. Novák: CIE5 42

43 Vývody pouzdra DIL O. Novák: CIE5 43

44 Rozložení vývodů pouzdra DIL O. Novák: CIE5 44

45 Typy pouzder Dual in line (DIP) 14 až 40 vývodů vrtání děr do plošného spoje levné čtvercové po obvodu, maticové uspořádání vývodů (PGA) až 168 vývodů (Pentium) drahé patice SMT (surface monting technology) O. Novák, CIE 3 45

46 Pouzdření MP O. Novák, CIE 3 46

47 MCM technologie pouzdření umístění více IO bez pouzder na křemíkovém plátku s vícevrstvými vodivými drahami oddělenými dielektrikem podobná hustota montáže jako u hybridních IO, ale moduly optimalizované pro číslicové obvody snížení počtu propojení mezi IO vede ke snížení počtu poruch O. Novák, CIE 3 47

48 SMT, Multi chip moduly O. Novák, CIE 3 48

49 MCM modul osazený různými IO. Těsná blízkost různých technologií přináší zvýšení hustoty montáže, snížení počtu poruch O. Novák, CIE 3 49

50 Mixed technology SiP O. Novák, CIE 3 50

51 System On Chip další stupeň integrace Very large transistor counts on a single chip Mixed technologies on the same chip logic, analog, memory, processor Creation of reusable IP cores Hierarchical core-based design O. Novák, CIE 3 51

52 Trendy integrace Increased die complexity (over 500 millions transistors per die) Reduced footprint Higher pin count 10K pins Finer pitch (50 micron pitch) O. Novák, CIE 3 52

53 3D pouzdření paměťových IO - nástup na trh (TI, Alcatel-Thompson,Mitsubishi) hustota bitů na kubický palec cca 83 Mbit, (40 krát větší než u stejných IO v SMT technologii) O. Novák, CIE 3 53

54 Desky plošných spojů dělení podle počtu vodivých vrstev (1-12) SMT montáž IO vede ke zvýšení hustoty prvků Prokovené mezivrstvé spoje pájení vlnou, lepení a vytvrzení prvků SMT automatizace O. Novák, CIE 3 54