asociativní paměti Ing. Jakub Št astný, Ph.D. 1 Katedra teorie obvodů FEL ČVUT Technická 2, Praha 6,

Transkript

1 Pamět ové obvody, řadiče a implementace, asociativní paměti AČS Ing. Jakub Št astný, Ph.D. 1 1 FPGA Laboratoř Katedra teorie obvodů FEL ČVUT Technická 2, Praha 6, března 2015

2 Osnova přednášky 1 Paměti DRAM 2 Statické paměti Obecné statické paměti 3 Hierarchické pamět ové systémy Motivace a pozorování Hierarchický systém Cache paměti

3 Implementace pamětí

4 Základní dělení ROM: Read Only Memory maskou programovatelné paměti (via a diffusion, jaký to má vliv na návrh?) OTP paměti NVM flash paměti vs EEPROM paměti FRAM paměti (feritová jádra vrací úder :-) ) MRAM paměti (magnetorezistivita) RAM: Random Access Memory statická SRAM dynamická DRAM registrové pole základní architektura různé typy registrů použití latchů vs. DFF vliv rozměrů pole na jeho technické parametry

5 Dynamické paměti Dynamické vs. statické paměti?

6 DRAM vs SRAM pamět DRAM 1-3 tranzistory na buňku vs SRAM 6 tranzistorů DRAM potřebuje refresh, SRAM data udržuje bez omezení DRAM je pomalejší, SRAM rychlejší DRAM má větší příkon, než SRAM DRAM je lacinější, než SRAM DRAM se používá pro hlavní pamět, SRAM pro cache a malé paměti

7 organizace po řádcích/sloupcích čtení ve dvou fázích: řádková, sloupcová 1 vystavení řádkové adresy 2 vystavení sloupcové adresy 3 vyčtení buňky a obnovení obsahu 4 vystavení dat DRAM pamět blokové schéma

8 DRAM pamět 1T cell volba řádky wordline je aktivována náboj z kapacitoru pro uložení dat C s je pak přiveden na bitline s kapacitou C b 10 C s napětí na bitline je potom V b = V s menší než V s potřebujeme čtecí zesilovač (sense amplifier) na zesílení napětí na bitline čtení z buňky je destruktivní a je její stav třeba obnovit Cs C s+c b, mnohem

9 DRAM pamět crosspoint architektura paměti, open bitline C(L), C(R) jsou pamět ové buňky, v paměti více paralelně před čtením přednabije bitline a dummy cell na obou stranách čtecího zesilovače na V DD 2 čtení př. wordline W(L) zvolí i protilehlou dummy buňku, signál z C(L) a dummy buňky je přiveden na vstupy čtecího zesilovače Φ(L) signál připojí napájení na čtecí zesilovač, pracuje diferenciálně s velkým ziskem (dva inv. proti sobě) čtecí zesilovač se překlopí, zesílí napět ový rozdíl na vstupech, obnoví náboj v buňce

10 Konvenční DRAM pamět adresování: multiplexovaná adresa řádku a sloupce RAS, CAS Row/Column Address Strobe 1 adresa řádku celý řádek se vyčte do řádkového registru 2 sloupcová adresa pak vybere odpovídající slovo a pošle ho na výstup paměti

11 Fast Page Mode DRAM Není třeba vystavovat řádkovou adresu, dokud se pohybujeme v jednom řádku, typické časování (f clkmax = 66MHz, 212 ns.).

12 Extended Data Out DRAM & SDRAM EDO DRAM Dodatečný registr na výstupu paměti umožňuje pipelining, typické časování (f clkmax = 75MHz, 146 ns). SDRAM pracovní frekvence procesoru je celočíselným násobkem pracovní frekvence pamět ové sběrnice menší problémy s resynchronizací, není třeba taková časová rezerva typické časování (f clkmax = 133MHz, 60 ns).

13 Double Data Rate SDRAM stále stejná DRAM pamět ová matice proti SDRAM vyčítáme data s oběma hranami hodinami v paměti jsou dvě pamět ové matice, přístup prokládaně typické časování dvakrát rychleji, než SDRAM DDR100, , 200 MHz frekvence ext. sběrnice DDR2, DDR3 SDRAM DDR2 až 533 MHz frekvence ext. sběrnice (1066 MHz data transfer rate, až 8.5 GB/sec) DDR2 interně 1/4 frekvence sběrnice, 4 pamět ová jádra DDR3 8...

14 DDR4 SDRAM změna interface: místo sdílených kanálů mezi řadičem paměti (dual, triple, quad) budou point-to-point spoje další snížení spotřeby energie 8-mi násobný prefetch jako u DDR3 Through-Silicon Vias 3D stacking expected silnější paralelizace z interface na řadiče zdroj: O škálovatelnosti návrhu analogové podpůrné části paměti nábojové pumpy, regulátory napětí, další obvody nejsou dobře škálovatelné se zmenšením procesu SDRAM a DDR: 70 80% čipu pamět ová matice, 38% pro DDR3 a <30% pro DDR4 zdroj:

15 SRAM paměti

16 velká buňka, rychlá pamět idle mode menší spotřeba proti DRAM jak asynchronní paměti tak synchronní SRAM pamět

17 SRAM pamět 6T cell

18 SRAM pamět implementace jednobránová vs. vícebránová pamět (co to je, kdy to použít) ASIC jak získat: bud generátor, nebo pamět ový řez (IP makro) co získat: VHDL/Verilog simulační model (nesyntetizovatelný!) s časovým modelem model pro analogové simulace GDS makro, layout pro vložení do čipu během chip assembly FPGA pomocí syntetizovatelného RTL kódu distribuovaná pamět vs. bloková pamět (vs. násobičky) distribuovaná rychlost, bloková kapacita synchronní a asynchronní, pamět je bez resetu doporučený způsob zápisu na RTL úrovni

19 Hierarchické pamět ové systémy

20 Motivace a pozorování Von Neumannovo úzké hrdlo výkon počítačů je dnes v zásadě omezen výkonem pamět ového systému fantastický výkon procesorů klade nároky na pamět ový subsystém výkon procesorů roste každý rok o 60% výrobci CPU jsou orientováni na výkon rychlost pamětí se zlepšuje o 10% ročně výrobci pamětí jsou orientováni na kapacitu Na čem závisí rychlost paměti?

21 Řešení menší pamět je rychlejší (také spotřeba) menší zpoždění na signálech kratší méně úrovní kombinační logiky v dekodérech můžeme použít více proudu na čtení buňky rychlejší obvod hierarchický pamět ový systém každá úroveň směrem k procesoru vyšší cena na bit kapacity paměti vyšší rychlost menší kapacita konečný cíl cena rovná ceně na bit u nejlevnější paměti kapacita rovná kapacitě největší paměti rychlost rovná rychlosti nejrychlejší paměti využití principu lokality časová lokalita: za chvíli se budu chtít zpět vrátit k tomu, s čím už jsem pracoval prostorová lokalita: za chvíli budu pracovat se slovem sousedícím se slovem se kterým právě pracuji

22 Hierarchie pamět ového systému registry malé, na rychlosti CPU, přímo v procesoru cache blízko procesoru, malá pamět, SRAM hlavní pamět obecně DRAM, pomalá, veliká, levná

23 Cache paměti

24 Cache základy asociativní pamět vs pamět adresovaná instrukční (read only), datová (read/write), TLB (stránkovací buffer) každá lokace v paměti je definována fyzickou adresou každá lokace v cache koresponduje k jedné, nebo více fyzickým pamět ovým adresám (asociativita)

25 Procedura čtení 1 procesor zahájí čtecí operaci 2 data jsou nalezena v cache a jsou platná cache hit, data jsou předána procesoru, konec 3 data nejsou nalezena v cache cache miss 1 procesor je zastaven (spekulativní provádění instrukcí, simultaneous hyper threading může dělat něco jiného) 2 v cache je alokován nový záznam je-li neobsazený jeden z vhodných záznamů v cache (asociativita), je použit jsou-li všechny vhodné záznamy obsazeny, je třeba jeden z nich vybrat (replacement policy) a pokud je třeba, zapsat data zpět do další úrovně paměti v systému. Záznam bude přepsán novými daty. 3 data jsou přenesena z další úrovně paměti do cache 4 data jsou předána procesoru

26 Replacement policy RP Jak vybrat, kterou položku z cache vyhodit? RP je heuristika, která by měla být schopna předvídat u které z vhodných položek už nebude potřeba v budoucnosti její obsah LRU: Least Recently Used přepíšeme položku, ke které se v minulosti nejméně přistupovalo Random: náhodná volba například pomocí shift registru běžícího na hodinách (skoro stejně dobré, jako LRU) zakázání cachování pro pamět ové regiony ze kterých čteme jen výjimečně a cache by moc nepomohla může zvýšit výkon systému (méně často budeme přepisovat záznamy v cache)

27 Procedura zápisu 1 procesor zahájí zápisovou operaci 2 pokud je cache typu write-through, pak každý zápis do cache automaticky vyvolá zápis do hlavní paměti jednodušší pro multiprocesorový systém vede na velký provoz mezi cache a hlavní pamětí pomalejší zápis (lze vylepšit write bufferem) 3 pokud je cache typu write-back, pak data zapsána jen do cache odpovídající záznam v cache je označen příznakem dirty. data zapsána do další úrovně hierarchie v pamět ovém systému až je záznam při čtení nahrazován jiným obsahem paměti. rychlejší zápis (zvlášt opakovaný nebo do sousedních lokací) čtení může být pomalejší

28 Cache základy každý záznam (entry) v cache obsahuje vlastní data tag značku, visačku část/celou adresu v paměti příznaky valid flag, dirty flag a další příklad přímo mapovaná cache (1 way associative, direct mapped) 8 byte/záznam v cache, 4 kb cache 32 bit adresa do paměti Dokážete vysvětlit, proč jsou zvolené tyto šířky adres/tagů a bitové pozice? Flags Phys. addr. 11: items Tags Data Phys. addr. 31:12 = hit 20 Phys. addr. 2:0 64 8

29 Cache základy dvoucestně asociativní cache (2 way associative) 32 bit adresa do paměti 8 byte/záznam v cache, 4 kb cache Dokážete vysvětlit, proč jsou...? Co z toho plyne pro asociativitu dopad na implementační parametry obvodu a na výkonnost systému? Flags Flags Phys. addr. 10: Tags Data Tags 0 63 Data items Phys. addr. 31:11 = 21 Phys. addr. 31:11 = 21 MSB LSB 64 hit Phys. addr. 2:0 8

30 Cache základy

31 Hodnocení výkonosti pamět ového systému šířka pásma rychlost s jakou dokáže pamět ový systém dodávat data procesoru (ideální nekonečná) latence čas mezi vznesením požadavku na pamět a jeho dokončením (ideální nula) Menší latence procesor rychleji dostane data a bude jich chtít víc omezující bude pak šířka pásma Na čem závisí v hierarchickém systému průměrná přístupová doba k paměti?

32 Hodnocení výkonosti pamět ového systému šířka pásma rychlost s jakou dokáže pamět ový systém dodávat data procesoru (ideální nekonečná) latence čas mezi vznesením požadavku na pamět a jeho dokončením (ideální nula) Menší latence procesor rychleji dostane data a bude jich chtít víc omezující bude pak šířka pásma T AvgAcc T hit p miss T miss T AvgAcc = T hit + p miss T miss průměrná doba přístupu k datům v cache (cache hit) čas potřebný na vyčtení dat z cache, jsou-li tam přítomna pravděpodobnost, že data v cache nejsou (cache miss) čas potřebný na načtení dat do cache z hlavní