Operační paměti počítačů PC

Transkript

1 Operační paměti počítačů PC

2 Dynamické paměti RAM operační č paměť je realizována čipy dynamických pamětí RAM DRAM informace uchovávána jako náboj na kondenzátoru nutnost náboj pravidelně obnovovat (refresh) i když je paměť v klidu. náboj se obnovuje při každém čtecím cyklu (na celém řádku) ) nebo se musí obnovovat mimo cyklus (autorefresh od řadiče paměti)

3 Architektura paměti DRAM

4 Dynamické paměti RAM vyráběly se se šířkou dat 1 bit a 4 bity (nibble) zdůvodu redukce počtu vývodů byly adresové vodiče multiplexovány (jeden vývod pouzdra dvě adresy) počet adresových vodičů byl poloviční adresa se do paměti nahrávala ve dvou strojových cyklech

5 Dynamické paměti RAM příklad: dynamická paměť RAM kapacita 256 kbitů, šířka dat 1 bit 256 kbitů potřebujeme 18 adr. vodičů vyšších 9 bitů adresy yje řádek nižších 9 bitů adresy je sloupec paměť má poze 9 adresových vodičů díky multiplexovaným vodičům signály: AD0-8 adresové vodiče (řádek i sloupec)

6 Dynamické paměti RAM \RAS Row Address Strobe zápis řádkové adresy do záchytného registru \CAS Column Address Strobe zápis sloupcové adresy do záchytného registru Q - data out výstup dat D data int vstup dat \W write enable povolení zápisu dat

7 Paměť DRAM Vcc napájení +5V Vss zem (ground)

8 RAS to CAS delay Čtecí cyklus Access time from CAS (CAS latency)

9 Zápisový cyklus do paměti

10 Poznámky čtení i zápis jsou asynchronní operace nejsou na rozdíl od činnosti procesoru řízeny hodinami (synchronizačním signálem), pouze signály \RAS, \CAS signálový sled musela vygenerovat logika na základní desce (řadič paměti) na základě požadavků procesoru uvědomte si: procesor má signály \RD, \WR, adresu vcelku paměť je pomalejší vložení čekacích cyklů (wait cyklů) logika generuje pro procesor signál \WAIT

11 vzpomeňte: e Poznámky parametry paměti je možné nastavit v BIOSu

12 Paměti FPM FPM Fast Page Mode další krok ke zrychlení komunikace řadič paměti (deska) paměť princip: pokud se neměnila řádková adresa paměti, nebylo nutné ji při každém cyklu znovu zapisovat (pouze při prvním čtení), dále se zapisovala již jen sloupcová adresa paměti

13 Časový diagram paměti FPM vybavovací doba požadovaná doba platnosti dat deaktivací \CAS se zneplatní data na výstupu paměti

14 Paměti a PC podíváme se na vývoj operační paměti v PC k dalším technologiím (EDO, BEDO, SDRAM) se v průběhu výkladu vrátíme

15 PC XT založeno na procesoru 8086/8088 max. 1 MB paměti, z toho 640 kb konvenční operační paměti RAM umístěné v horní části adresového prostoru adresy paměť adresována po slabikách (bytech) s paritou nebo bez parity paměť je realizována čipy 256kbitů

16 PC XT paměť je realizována čipy o kapacitě 256kbitů (šířka dat 1 bit) nebo o kapacitě 256 knibble (nibble = 4 bity) pro kapacitu 256 kb bylo nutné vzít 8 čipů (9 čipů pro paměť s paritou) nebo 2 čipy (2 čipy čip pro paměť s paritou)

17 PC XT čipy jsou zapájeny přímo do základní desky y( (nebo zasazeny do patic) tento způsob přetrval i u prvních AT 286 FPM

18 PC AT paměti jsou v samostatných modulech SIMM Single In-line Memory Module jde o miniaturní plošný spoj osazený čipy DRAM asynchronní komunikace signály \RAS, \CAS 2 typy modulů 30-pinový SIMM (286,386, první 486) 72-pinový SIMM (486, také první Pentium)

19 SIMM 30-pinů šířka přenosu dat 8 bitů (9 bitů s paritou) kapacity 256 kb, 1MB, 4 MB paměti FPM single in line z obou stran modulu stejný pin

20 SIMM 72-pinů šířka přenosu dat 32 bitů (36 bitů s paritou pro každou slabiku parita) kapacity 4 MB, 8MB, 16 MB, 32 MB paměti FPM a EDO (BEDO) klíč proti nesprávnému vložení

21 Moduly SIMM

22 Paměti EDO EDO Extended Data Output výstup paměťových modulů je vybaven klopným obvodem, do kterého se vzestupnou hranou signálu \CAS zapíší data následný čtecí/zápisový cyklus může začít dříve, protože data jsou uložena ve výstupním klopném obvodu

23 Časový diagram paměti EDO zápis dat do výstupního registru

24 Srovnání FPM a EDO

25 Paměti BEDO BEDO = Burst EDO burst = dávka dávkový mód čtení paměť obsahuje interní čítač adres zavádí se pouze první adresa sloupce, další adresy se odvodí automaticky inkrementací výstupní datový registr obsahuje 2 kolpné obvody za sebou data se na výstupu objeví až na druhý \CAS

26 Časový diagram BEDO

27 Moduly DIMM moduly DIMM Dual In Line Memory Module na každé straně modulu jiné piny modul s pamětmi na plošném spoji (podobně jako SIMM) šířka přenosu dat 64 bitů osazeny synchronními pamětmi SDRAM (Synchronous DRAM)

28 Moduly DIMM vyráběné moduly 168 pinů SDR SDRAM (Single Data Rate) 184 pinů DDR SDRAM (Double Data Rate) 240 pinů DDR2 SDRAM 240 pinů DDR3 SDRAM

29 Moduly DIMM

30 Paměti SDRAM operace s pamětí jsou synchronizovány synchronizačním (hodinovým) signálem CLK, který je napájen systémovými hodinami desky operace s pamětí již není asynchronní, ale synchronní s ostatními komponentami desky stav všech řídicích í h signálů (\RAS, \CAS,...) je ukládán (vzorkován) do vnitřních registrů čipu vzestupnou hranou časové relace mezi nimi nehrají roli, důležitý je jejich stav právě v okamžiku vzestupné hrany CLK

31 Paměti SDRAM paměti jsou napájeny již jen napětím 3,3V paměť je řízena příkazy příkaz je stav signálů \RAS, \CAS, \WE

32 Paměť SDRAM příklad paměti: MT48LC128M4A2 128 Mslov o šířcedat4bity

33 Paměť SDRAM

34 Signály paměti SDRAM CLK (clock) synchronizační (hodinový) signál CKE (clock enable) povolení/zablokování hodin \CS (chip select) výběr čipu (je-li \CS=1, čip nereaguje na další signály) \RAS, \CAS, \WE kód příkazu

35 Signály paměti SDRAM DQ0 DQ3 vstup/výstup dat DQM (data mask) maska dat (při DQM=1 se data nezapíší nebo při čtení je výstup ve třetím stavu) význam má hlavně u organizace paměti se šířkou 16 bitů, kdy pomocí signálů DQML a DQMH lze řídit přístup k paměti po 8 bitech A0 A12 (address) adresa (A0 A12 řádek, k A0 A9, A11, A12 sloupec) BA0, BA1 (bank) výběr banky; definuje, které banky se příkazy týkají

36 Příkazy

37 Ukázka časového diagramu blokové čtení (burst)

38 Varianty ypamětí PC100 SDR SDRAM nebo PC 133 SDR SDRAM pro počítače se systémovou sběrnici s rychlostí 100 MHz (133 MHz) PC1600 DDR SDRAM pro počítače se systémovou sběrnicí 100 MHz (200 MHz v DDR režimu) DDR Double Data Rate data se přenášejí na vzestupnou i sestupnou hranu hodin 1600 reprezentuje rychlost v b/s

39 Varianty pamětí PC2100 DDR SDRAM pro počítače č se systémovou sběrnicí 133 MHz (266 MHz v režimu DDR) 2100 reprezentuje rychlost v b/s PC2700 DDR SDRAM pro počítače se systémovou sběrnicí 166 MHz (333 MHz v režimu DDR) 2700 reprezentuje rychlost v b/s PC3200 DDR SDRAM pro počítače se systémovou sběrnicí 200 MHz (400 MHz v režimu DDR) 3200 reprezentuje rychlost v b/s