Úvod do architektur procesorů

Rozměr: px
Začít zobrazení ze stránky:

Download "Úvod do architektur procesorů"

Transkript

1 Úvod do architektur procesorů Přednáška pro AČS Ing. Jakub Št astný, Ph.D. 1 1 FPGA Laboratoř/Laboratoř zpracování biologických signálů Katedra teorie obvodů, FEL ČVUT Technická 2, Praha 6, února 2015

2 Osnova přednášky 1 Úvod 2 Programovatelné procesory 3 Architektura CPU Pamět ová architektura Šířka datového slova Architektura instrukční sady Proudové zpracování Paralelizace 4 Standardní funkční bloky 5 Návrh řadiče

3 A designer knows he has achieved perfection not when there is nothing left to add, but when there is nothing left to take away. [Antoine de Saint-Exupery]

4 Úvod, základní pojmy

5 neprogramovatelný systém stavový automat implementace zákaznické logiky Jak realizovat algoritmus systém programovatelný na úrovni hardware I/O buňky, piny - okruh kolem FPGA PB PB PB PB PB PB PB PB PB PB PB PB PB PB PB PB PB PB PB PB PB PB PB PB PB Programovatelný blok Programovatelný blok Programovatelný blok Programovatelný blok

6 Úrovně programovatelnosti systém programovatelný na úrovni mikrokódu realizace automatu kombinační logikou vstupní signály stavový registr aktuální stav kombinační logika výstupní signály vstupní signály stavový registr aktuální stav adresa ROM nebo RAM data výstupní signály implementované tabulky přechodů a výstupů paměť mikroprogramu budoucí stav budoucí stav realizace automatu pamětí s mikroprogramem systém programovatelný na úrovni strojového kódu

7 Programovatelné procesory

8 Zjednodušené schéma mikropočítačového systému Oč se budeme zajímat pamět ová architektura šířka datového slova typ instrukční sady paralelizace Hodnocení výkonu procesoru typ instrukční sady typ hierarchie pamětí, pamět ová architektura propustnost IO zařízení

9 Hodnocení výkonu procesoru doba provádění programu T c = T N CPI (1) T perioda hodin = 1 f clk N počet instrukcí v programu CPI průměrný počet hodinových cyklů na instrukci subskalární procesor CPI > 1 (př. 4 a více Z0) skalární procesor CPI = 1 superskalární procesor CPI < 1 doba provádění programu dnes často už nehovoříme o f clk, není podstatné zrychlení musíme zmenšit jeden z faktorů bez zvětšení ostatních

10 Co tím rozumíme? Pamět ová architektura

11 Pamět ová architektura:von Neumann historicky starší jedna společná pamět pro data a instrukce jedna sada sběrnic k paměti bud čteme D, nebo I program může modifikovat sám sebe buffer overflow attack (změna návratové adresy+instrukce v prostoru zásobníku, jump esp"). výhoda levné, snáze se programuje nevýhoda snížený výkon sdílením paměti (tzv. von Neumannův bottleneck) dnešní architektura procesorů osobních počítačů je z hlediska programátora von Neumannova T c = T N CPI

12 Pamět ová architektura:harvard fyzicky oddělená pamět pro data a instrukce dvě sady sběrnic k paměti lze číst současně D a I program nemůže modifikovat sám sebe, nelze číst pamět programu výhody vyšší výkon fyzicky oddělené paměti mohou mít odlišné parametry (př. PIC24F 24b instrukční, 16b datová pamět ) nevýhody dražší, protože potřebujeme dvě sady sběrnic problém s inicializací konstant v paměti programu v této "extrémistické" podobě se příliš nepoužívá T c = T N CPI

13 Pamět ová architektura:další úzké hrdlo! modifikovaná harvardská architektura harvardská architektura možnost číst programovou pamět jako data řeší problém inicializace datové paměti mnoho mikrokontrolérů, DSP procesory hybridní architektura moderních procesorů z hlediska programátora von Neumannova fyzicky sdílená pamět na program a data z hlediska procesoru harvardská, dvě cache výkon

14 Šířka datového slova

15 Šířka datového slova 1 co tím rozumíme? 2 co je lepší rychlejší a kdy? 3 jaké parametry procesoru ovlivní šířka datového slova? v rovnici T c = T N CPI a jaké fyzické parametry logického obvodu a jaké fyzické parametry nás vlastně zajímají?

16 Šířka datového slova mýty a realita o šířce slova jen částečně určuje výpočetní výkon specifické aplikace je třeba najít rovnováhu mezi rychlostí výpočtu a přesností vliv na počet bitů instrukce vliv na velikost logiky vliv na rychlost logických obvodů vliv na spotřebu energie systémem přenos apl. mezi systémy s různě širokým slovem noční můra 4b jednoduché mikrokontroléry, 16b embedded systémy, chytré senzory, nízká komplexita aplikací 24b často DSP procesory, vhodný kompromis šum/cena 32b, 64b embedded systémy, osobní počítače, high end další šířky podle potřeby aplikace vyplave zase u aritmetiky

17 Šířka datového slova příklad př. EM MIPS, flash memory 4096x16 bits, RAM 0x4 bity 4bit ADC, 5 výstupů/2 výkonové výstupy (do 10 ma) SO-/14 pouzdro, UID v čipu Sleep Counter Reset (automatic wake-up from sleep mode) RC oscillátor 32kHz 00kHz watchdog timer (2 sec), Power-On-Reset with Power-Check on start-up 3 wire serial port, 10-bit čítač, PWM, event counter pro domácí přístroje, automobilový průmysl, rozhraní k senzorům, hodinky, atd.

18 Co tím rozumíme? Architektura instrukční sady

19 Architektura instrukční sady a mikroarchitektura Instruction Set Architecture (ISA) definuje které operace jsou procesorem podporovány jak jsou kódovány instrukce formát instrukce, operačního znaku, reprezentace operandů, adresní módy, ukládání výsledků, etc. je rozhraním mezi programátorem a procesorem Microarchitecture/mikroarchitektura definuje detaily HW implementace procesoru obecně detaily implementace SW HW CPU, MEM, IO,... ISA

20 CISC - Complex Instruction Set Architecture snaha o rozšíření instrukčního souboru, podpora pro vyšší programovací jazyky košatý instrukční soubor, mikroprogramovaný řadič historicky 60./70. léta často se programovalo ve strojáku" sémantická mezera snaha přiblížit asembler vyšším jazykům načítání instrukce z paměti bylo pomalé redukce množství instrukcí a možnost kódování s vyšší hustotou složitá operace snižuje dobu vykonávání programu, protože snižuje množství čtení z paměti místo více jednoduchých instrukcí jedna komplikovaná operace akceptovatelné delší dekódování instrukce malé paměti

21 CISC - Complex Instruction Set Architecture Příklad CISC instrukce: REPE CMPSB Compare bytes: ES:[DI] from DS:[SI]. Algorithm: 1 DS:[SI] - ES:[DI] 2 set flags according to result: OF, SF, ZF, AF, PF, CF 3 if DF = 0 then SI = SI + 1, DI = DI + 1 else SI = SI - 1, DI = DI - 1 další příklady: Jak ovlivní CISC architektura členy známé rovnice? T c = T N CPI

22 CISC - Complex Instruction Set Architecture nejznámější příklady Z0, řada 0x6 70. léta první VLSI čipy,jednoduché procesory s pipeline se už vešly do jednoho čipu, zrychlení pamětí pozorování: cca 0% času CISC procesor vykonává 20% typů instrukcí nejčastěji jednoduché operace typu load, store, add,... negativa: komplexní a pomalý řadič řadič zabírá velkou plochu čipu řadič je velký stavový automat mnoho spojů a špatná routovatelnost/utilizace časově náročná verifikace systému vývoj: zjednodušení instrukční sady na naprosté minimum

23 RISC - Reduced Instruction Set Architecture ISA: pevná délka instrukce, jednotné kódování malý počet jednoduchých instrukcí zadrátovaný řadič" v průměru CPI<1.5, ideálně 1 velký počet registrů dostupných programátorovi (32-192) operace s daty jen nad registry load/store architektura, omezené množství adresních módů často nezbytná podpora kompilátoru, různá omezení příklad: A dopad na známou rovnici? T c = T N CPI

24 RISC vs. CISC dnes rozdíly mezi CISC a RISC se v podstatě setřely moderní CISC procesory adoptovaly RISCové vlastnosti (jednoduché instrukce v jednom cyklu) moderní kompilátory dokáží využít i komplexní instrukce RISC - success story: ARM (embedded), MIPS (PlayStations etc), Atmel AVR.

25 Co si pod tím představíte? Proudové zpracování

26 Proudové zpracování: koncepce komb. logika t r t l komb. logika komb. logika t r t l /2 t r t l /2 t r pomalá komb. cesta více menších c. vložením registrů rozdělení do fází/stages, mezivýsledky registrovány po fázi jak nám to pomůže?

27 Proudové zpracování: koncepce komb. logika t r t l komb. logika komb. logika t r t l /2 t r t l /2 t r vzroste latence je možné začít výpočet nové úlohy ještě než skončí stará co to bude stát?

28 Proudové zpracování: koncepce komb. logika t r t l komb. logika komb. logika t r t l /2 t r t l /2 t r na FPGA téměř zdarma, protože se jedná o architekturu bohatou na registry. kombinační zpoždění se sice N zmenší ALE zpoždění registrů vložených do obvodu původní návrh: t clkmin = t r + t l + t s proudové zpracování: t clkmin = t r + t l /2 + t s možnost automatické aplikace obecná metodika

29 Proudové zpracování v CPU pipeline jak zrychlit výpočet: replikací jednotek paralelizací zřetězením jednotek snižujeme CPI, T, T c = T N CPI podmínky pro zřetězení: nepřetržitý přísun dat operaci nutno rozdělit na sekvenci stejně časově náročných kroků realizovaných jednotlivými stupni řetězu trvání jednotlivých kroků by mělo být zhruba stejné urychlení běhu aplikace bez pipeline: perioda hodin a CPI určuje výkon, doba běhu programu je prostý součet dob běhu jednotlivých instrukcí s pipeline: latence, hodinová frekvence a iniciační interval pipeline určuje výkon

30 Proudové zpracování nejjednodušší dvě fáze, Fetch, Execute nízká využitost IF fáze (33% v příkladu), řešení více fází příklad 06, asynchronní pipeline, fetch když je "volno" 6B FIFO MEM BIU write read EXU full empty IF EX EX EX Intel 06 CPU IF EX EX EX IF EX EX EX

31 Proudové zpracování Typická pipeline v RISC procesoru: IF instruction fetch, načtení instr. z paměti z adresy v program counteru, ten je automaticky inkrementován ID instruction decode, dekódování instrukce, přenos operandů z registrového pole do ALU EX instruction execution, vykonání ME memory access WB writeback, zpětný zápis výsledků z ALU do reg. pole příklad: IF ID EX ME WB IF ID EX ME WB IF ID EX ME WB

32 Proudové zpracování konflikty při zpracování instrukcí datové read after write (RAW), write after read (WAR), write after write (WAW), ADD r1,r2,r2 SUB r5,r1,r4 IF ID EX WB IF ID r1 = r2+r2?? EX WB r5 = r1 r4 řídící nevíme, zda se podmíněný skok vykoná, nebo ne. Jaká se má načíst instrukce po instrukci skoku? strukturní závislosti blok v procesorovém systému je současně vyžadován dvěma instrukcemi v různých fázích zpracování (např. pamět současně pro fetch a pro čtení operandů instrukce) řešíme staticky kompilátorem dynamicky za běhu, procesorem, v hardware (pipeline stall, predikce skoků)

33 Proudové zpracování CedarMill (Celeron D, Pentium 4), 65 nm, 31 stages Core (Core 2, Xeon), 65 nm, 14 stages SandyBridge (Core I7), 32 nm, stages, 2011 Haswell, 22 nm, stages, 2013 Prescott: 31 stages vs. 20 pro Northwood, larger cache (dvojnasobek L1 i L2), 5.7% performance improvement over Northwood only, 103 W vs. 2 W, 125M vs. 55M tranzistoru

34 Co tím rozumíme? Paralelizace

35 Paralelizace téměř všechny algoritmy dovolují využít jistého paralelizmu dosažení vyšší rychlosti výpočtu s rostoucí rychlostí CPU nelineárně roste cena místo jedné jednotky s hodinami na 1 GHz lze teoreticky lze použít 4 250MHz jednotky (a s klesající frekvencí lze snížit napájecí napětí kombinace 4 procesorů může mít menší spotřebu) použití specifických procesorů koprocesorů optimalizovaných na konkrétní úlohy

36 Paralelizace granularita na úrovni procesů na úrovni vláken na úrovni instrukcí na úrovni mikroinstrukcí na úrovni hradel Amdahlův zákon Speedup = 1 r s+ rp n Příklad: lze paralelizovat bez omezení počtu procesorů 75% výpočtu r s = 0.25, r p = 0.75, Speedup max,n = 4

37 Paralelizace: Flynnova taxonomie

38 Nejjednodušší paralelizace nejjednodušší spolupráce DMA a procesoru, double buffering

39 Multithreading mezera ve výkonu pamětí a CPU CPU čeká na pamět, když (př 50 instrukcí/pipeline stall) instrukce načítá data, která nejsou v cache došlo ke špatné predikci podmíněného skoku... během čekání lze pokračovat v jiné úloze, která pamět nepotřebuje 1 1

40 Multithreading nutná podpora pro rychlé přepnutí úloh, sdílená pamět více čítačů programu, registrových sad v procesoru příklad: MIPS MT, 14% overhead podpory pro MT, o 60% větší výkon CPU 2 2 Demistyfing multithreading and multi-core, Kevin D. Kissell, EE Times

41 Multiprocessing víceprocesorový systém rovnocenné procesory vs. koprocesor oddělené úlohy, sdílení paměti je nutno implementovat velká granularita symetrický a asymetrický multiprocessing

42 von Neumann s bottleneck další akcelerace výpočtu limit datové propustnosti rozhraní k paměti tzv. "von Neumann s bottleneck" nelze přidávat další a další výpočetní jednotky a zvyšovat množství paralelně prováděných operací nebudeme stačit dodávat dostatečně rychle data pro výpočet z paměti Dalši urychlení umožňují až specializované výpočetní architektury.

43 Standardní funkční bloky

44 Schéma jednoduchého procesoru řadič čítač instrukcí adresová sběrnice paměť instrukční registr datová sběrnice dekodér instrukcí datová cesta řadič ALU registrové pole

45 Standardní funkční bloky paměť datová cesta registrové pole Řadič řídí ostatní jednotky podle dekódované instrukce řadič adresová sběrnice čítač instrukcí datová sběrnice instrukční registr dekodér instrukcí řadič ALU "zadrátovaný" řadič FSM RISC mikroprogramovaný řadič "CPU v CPU" CISC procesory př. Intel Pentia aktualizace mikrokódu možná př. microcode update Linux

46 Standardní funkční bloky paměť datová cesta registrové pole ALU Arithmetic-Logic Unit v každém CPU adresová sběrnice datová sběrnice ALU elementární aritm. a log. operace +,-,*,and,not,or,xor,posuvy čítač instrukcí instrukční registr dekodér instrukcí řadič operandy akumulátorová architektura vs. GPR řadič příznaky Cy,S,Z

47 Standardní funkční bloky paměť datová cesta registrové pole registrové pole nejrychleji dostupná pamět tzv. architekturní registry adresová sběrnice datová sběrnice ALU obecné vs. specializované registry jeden vs. více adresních registrů čítač instrukcí instrukční registr dekodér instrukcí řadič řadič hodně registrů urychlí práci s lokálními proměnnými (RISC architektury)

48 Standardní funkční bloky adresová sběrnice paměť datová sběrnice datová cesta registrové pole ALU adresní jednotka adresovací režimy: přímý operand, registrový operand, přímá adresa, nepřímá adresa, index, báze, autoinkrementace stránkování vs. lineární adresní režim čítač instrukcí instrukční registr dekodér instrukcí řadič bloková adresace (ofset,limit) DSP, cyklická autoinkrementace řadič reverzní adresace DSP (FFT)

49 Standardní funkční bloky MMU Memory Management Unit správa paměti segmentace, stránkování virtuální pamět přístupová práva k paměti FPU Floating-Point Unit elementární aritm. operace (+-*/) někdy složitější,sin,cos softwarová emulace

50 Návrh mikrořadiče

51 Návrh řadiče adc_start <= 1 get_result <= 0 chceme: velmi jednoduchý programovatelný řadič pro realizaci stavových automatů potřebné operace? adc_start <= 0 get_result <= 0 adc_ready = 0 adc_start <= 0 get_result <= 1 +

52 Požadavky na řadič 1 pamět mikroprogramu na 256 instrukcí, bit PC, pokud PC = 255 PC = 0, poč. stav je PC = vst. podmínkových signálů kt. lze ovlivňovat provádění instrukci (podmíněné instrukce, predikáty), signály jsou asynchronní vůči hodinám 3 4 výstupní bit brány ovládané mikroinstrukcí WRITE. Brána je registrovaná, reset registr nastaví do 0x00 4 mikroinstrukce JUMP umožňuje nahrát obsah PC a provést skok 5 uvolnění asynchronního resetu je už externě synchronizované do lokální hodinové domény

53 Interface řadiče clk res cond_1 cond_2 cond_3 cond_4 cond_5 cond_6 cond_7 PicoCTRL port_0 port_1 port_2 port_3

54 Příklad mikroprogramu clk res cond_1 cond_2 cond_3 cond_4 cond_5 cond_6 cond_7 PicoCTRL port_0 port_1 port_2 port_3 adc_start <= 1 get_result <= 0 adc_start <= 0 get_result <= 0 port0.0 = adc_start, port0.1 = get_result, cond_1 = adc_ready WRITE 0x01 TO port_0 WRITE 0x00 TO port_0 WAIT: IF cond_1 = 0 THEN JUMP TO WAIT WRITE 0x02 TO port_0 adc_ready = 0 adc_start <= 0 get_result <= 1 +

55 Formát mikroinstrukce CV Podmínka OpCode Parametry instrukce OpCode operační kód instrukce, 01 WRITE, 00 JUMP Parametry WRITE AADDDDDDDD Adresa reg., bit Data Parametry JUMP 00JJJJJJJJ bit cílová adresa pro skok Podmínka index podmínkového vstupu, podmínky 1 7 čteny ze vstupů cond_1 cond_7, podmínka 0 je trvale v log. 0 CV logická hodnota kt. musí podmínkový signál mít, aby se instrukce provedla

56 Přeložený mikroprogram 00: IF cond_0 = 0 THEN WRITE 0x01 TO port_0 01: IF cond_0 = 0 THEN WRITE 0x00 TO port_0 WAIT: 02: IF cond_1 = 0 THEN JUMP TO WAIT 03: IF cond_0 = 0 THEN WRITE 0x02 TO port_0

57 Pamět mikroprogramu a čítač instrukcí PC ROM x01 Odkud se nahrává PC?

58 Nepodmíněná instrukce JUMP CV Podmínka 00 00JJJJJJJJ PC ROM x01 0 JUMP Jak přidáme podmínky?

59 Podmínky a podmíněný JUMP CV Podmínka 00 00JJJJJJJJ PC ROM x01 0 cond_1 0 JUMP cond_2 cond_3 cond_4 cond_5 = cond_6 cond_7 Jak rozpoznáme instrukci WRITE?

60 Detekce instrukce WRITE CV Podmínka 01 AADDDDDDDD PC ROM x01 0 cond_1 cond_2 0 WRITE JUMP cond_3 cond_4 cond_5 = cond_6 cond_7 Jak bude vypada logika pro výstupní brány?

61 Implementace výstupních bran CV Podmínka 01 AADDDDDDDD PC ROM x01 0 cond_1 cond_2 cond_3 cond_4 cond_5 cond_6 cond_7 0 = WRITE JUMP port_0 port_1 port_2 port_3 Odkud bereme data pro zápis do výstupních bran?

62 Datová cesta data pro brány CV Podmínka 01 AADDDDDDDD PC ROM x01 0 cond_1 cond_2 cond_3 cond_4 cond_5 cond_6 cond_7 0 = WRITE JUMP port_0 port_1 port_2 port_3 Odkud bereme informaci do které brány zapsat?

63 PicoCTRL kompletní schéma PC ROM x01 0 cond_1 cond_2 cond_3 cond_4 cond_5 cond_6 cond_7 0 = JUMP WRITE port_0 port_1 port_2 port_3

Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC

Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC Informační systémy 2 Obsah: Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC ROM RAM Paměti typu CACHE IS2-4 1 Dnešní info: Informační systémy 2 03 Informační systémy

Více

Pohled do nitra mikroprocesoru Josef Horálek

Pohled do nitra mikroprocesoru Josef Horálek Pohled do nitra mikroprocesoru Josef Horálek Z čeho vycházíme = Vycházíme z Von Neumannovy architektury = Celý počítač se tak skládá z pěti koncepčních bloků: = Operační paměť = Programový řadič = Aritmeticko-logická

Více

Kubatova 19.4.2007 Y36SAP - 13. procesor - control unit obvodový a mikroprogramový řadič RISC. 19.4.2007 Y36SAP-control unit 1

Kubatova 19.4.2007 Y36SAP - 13. procesor - control unit obvodový a mikroprogramový řadič RISC. 19.4.2007 Y36SAP-control unit 1 Y36SAP - 13 procesor - control unit obvodový a mikroprogramový řadič RISC 19.4.2007 Y36SAP-control unit 1 Von Neumannova architektura (UPS1) Instrukce a data jsou uloženy v téže paměti. Paměť je organizována

Více

Procesor. Procesor FPU ALU. Řadič mikrokód

Procesor. Procesor FPU ALU. Řadič mikrokód Procesor Procesor Integrovaný obvod zajišťující funkce CPU Tvoří srdce a mozek celého počítače a do značné míry ovlivňuje výkon celého počítače (čím rychlejší procesor, tím rychlejší počítač) Provádí jednotlivé

Více

Strojový kód k d a asembler procesoru MIPS SPIM. MIPS - prostředí NMS NMS. 32 ks 32bitových registrů ( adresa registru = 5 bitů).

Strojový kód k d a asembler procesoru MIPS SPIM. MIPS - prostředí NMS NMS. 32 ks 32bitových registrů ( adresa registru = 5 bitů). Strojový kód k d a asembler procesoru MIPS Použit ití simulátoru SPIM K.D. - cvičení ÚPA 1 MIPS - prostředí 32 ks 32bitových registrů ( adresa registru = 5 bitů). Registr $0 je zero čte se jako 0x0, zápis

Více

Struktura a architektura počítačů (BI-SAP) 7

Struktura a architektura počítačů (BI-SAP) 7 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 7 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii

Více

Činnost CPU. IMTEE Přednáška č. 2. Několik úrovní abstrakce od obvodů CPU: Hodinový cyklus fáze strojový cyklus instrukční cyklus

Činnost CPU. IMTEE Přednáška č. 2. Několik úrovní abstrakce od obvodů CPU: Hodinový cyklus fáze strojový cyklus instrukční cyklus Činnost CPU Několik úrovní abstrakce od obvodů CPU: Hodinový cyklus fáze strojový cyklus instrukční cyklus Hodinový cyklus CPU je synchronní obvod nutné hodiny (f CLK ) Instrukční cyklus IF = doba potřebná

Více

Základy informatiky. 2. Přednáška HW. Lenka Carr Motyčková. February 22, 2011 Základy informatiky 2

Základy informatiky. 2. Přednáška HW. Lenka Carr Motyčková. February 22, 2011 Základy informatiky 2 Základy informatiky 2. Přednáška HW Lenka Carr Motyčková February 22, 2011 Základy informatiky 1 February 22, 2011 Základy informatiky 2 February 22, 2011 Základy informatiky 3 February 22, 2011 Základy

Více

ZÁKLADY PROGRAMOVÁNÍ. Mgr. Vladislav BEDNÁŘ 2013 1.3 2/14

ZÁKLADY PROGRAMOVÁNÍ. Mgr. Vladislav BEDNÁŘ 2013 1.3 2/14 ZÁKLADY PROGRAMOVÁNÍ Mgr. Vladislav BEDNÁŘ 2013 1.3 2/14 Co je vhodné vědět, než si vybereme programovací jazyk a začneme programovat roboty. 1 / 14 0:40 1.3. Vliv hardware počítače na programování Vliv

Více

Procesory, mikroprocesory, procesory na FPGA. 30.1.2013 O. Novák, CIE 11 1

Procesory, mikroprocesory, procesory na FPGA. 30.1.2013 O. Novák, CIE 11 1 Procesory, mikroprocesory, procesory na FPGA 30.1.2013 O. Novák, CIE 11 1 Od sekvenčních automatů k mikroprocesorům 30.1.2013 O. Novák, CIE 11 2 30.1.2013 O. Novák, CIE 11 3 Architektura počítačů Von Neumannovská,

Více

Techniky zvýšení výkonnosti procesoru, RISC a CISC procesory

Techniky zvýšení výkonnosti procesoru, RISC a CISC procesory Techniky zvýšení výkonnosti procesoru, RISC a CISC procesory Kategorizace architektur počítačů Co popisuje architektura počítačů: (CPU = ALU + řadič + paměť + Vstupy/Výstupy) Subskalární architektura (von

Více

Architektury CISC a RISC, uplatnění v personálních počítačích

Architektury CISC a RISC, uplatnění v personálních počítačích Architektury CISC a RISC, uplatnění v personálních počítačích 1 Cíl přednášky Vysvětlit, jak pracují architektury CISC a RISC, upozornit na rozdíly. Zdůraznit, jak se typické rysy obou typů architektur

Více

Princip funkce počítače

Princip funkce počítače Princip funkce počítače Princip funkce počítače prvotní úlohou počítačů bylo zrychlit provádění matematických výpočtů první počítače kopírovaly obvyklý postup manuálního provádění výpočtů pokyny pro zpracování

Více

PROCESOR. Typy procesorů

PROCESOR. Typy procesorů PROCESOR Procesor je ústřední výkonnou jednotkou počítače, která čte z paměti instrukce a na jejich základě vykonává program. Primárním úkolem procesoru je řídit činnost ostatních částí počítače včetně

Více

Profilová část maturitní zkoušky 2014/2015

Profilová část maturitní zkoušky 2014/2015 Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2014/2015 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika

Více

Základní deska (1) Parametry procesoru (2) Parametry procesoru (1) Označována také jako mainboard, motherboard

Základní deska (1) Parametry procesoru (2) Parametry procesoru (1) Označována také jako mainboard, motherboard Základní deska (1) Označována také jako mainboard, motherboard Deska plošného spoje tvořící základ celého počítače Zpravidla obsahuje: procesor (mikroprocesor) patici pro numerický koprocesor (resp. osazený

Více

Architektury počítačů a procesorů

Architektury počítačů a procesorů Kapitola 3 Architektury počítačů a procesorů 3.1 Von Neumannova (a harvardská) architektura Von Neumann 1. počítač se skládá z funkčních jednotek - paměť, řadič, aritmetická jednotka, vstupní a výstupní

Více

Základní deska (1) Označována také jako mainboard, motherboard. Deska plošného spoje tvořící základ celého počítače Zpravidla obsahuje:

Základní deska (1) Označována také jako mainboard, motherboard. Deska plošného spoje tvořící základ celého počítače Zpravidla obsahuje: Základní deska (1) Označována také jako mainboard, motherboard Deska plošného spoje tvořící základ celého počítače Zpravidla obsahuje: procesor (mikroprocesor) patici pro numerický koprocesor (resp. osazený

Více

Architektury VLIW M. Skrbek a I. Šimeček

Architektury VLIW M. Skrbek a I. Šimeček Architektury VLIW M. Skrbek a I. Šimeček xsimecek@fit.cvut.cz Katedra počítačových systémů FIT České vysoké učení technické v Praze Ivan Šimeček, 2011 MI-PAP, LS2010/11, Predn.3 Příprava studijního programu

Více

Mikrokontroléry. Doplňující text pro POS K. D. 2001

Mikrokontroléry. Doplňující text pro POS K. D. 2001 Mikrokontroléry Doplňující text pro POS K. D. 2001 Úvod Mikrokontroléry, jinak též označované jako jednočipové mikropočítače, obsahují v jediném pouzdře všechny podstatné části mikropočítače: Řadič a aritmetickou

Více

NSWI /2011 ZS. Principy cpypočítačůčů aoperačních systémů ARCHITEKTURA

NSWI /2011 ZS. Principy cpypočítačůčů aoperačních systémů ARCHITEKTURA Principy cpypočítačůčů aoperačních systémů ARCHITEKTURA Literatura W.Stallings: Computer Organization & Architecture J.L.Hennessy, P.A.Patterson: Patterson: Computer Architecture: a Quantitative Approach

Více

Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC

Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC Informatika 2 Technické prostředky počítačové techniky - 2 Přednáší: doc. Ing. Jan Skrbek, Dr. - KIN Přednášky: středa 14 20 15 55 Spojení: e-mail: jan.skrbek@tul.cz 16 10 17 45 tel.: 48 535 2442 Obsah:

Více

Procesor. Základní prvky procesoru Instrukční sada Metody zvýšení výkonu procesoru

Procesor. Základní prvky procesoru Instrukční sada Metody zvýšení výkonu procesoru Počítačové systémy Procesor Miroslav Flídr Počítačové systémy LS 2006-1/17- Západočeská univerzita v Plzni Víceúrovňová organizace počítače Digital logic level Microarchitecture level Processor Instruction

Více

Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC

Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC Informatika 2 Technické prostředky počítačové techniky - 2 Přednáší: doc. Ing. Jan Skrbek, Dr. - KIN Přednášky: středa 14 20 15 55 Spojení: e-mail: jan.skrbek@tul.cz 16 10 17 45 tel.: 48 535 2442 Obsah:

Více

RISC a CISC architektura

RISC a CISC architektura RISC a CISC architektura = dva rozdílné přístupy ke konstrukci CPU CISC (Complex Instruction Set Computer) vývojově starší přístup: pomoci konstrukci překladače z VPP co nejpodobnějšími instrukcemi s příkazy

Více

Technické prostředky počítačové techniky

Technické prostředky počítačové techniky Počítač - stroj, který podle předem připravených instrukcí zpracovává data Základní části: centrální procesorová jednotka (schopná řídit se posloupností instrukcí a ovládat další části počítače) zařízení

Více

2.8 Procesory. Střední průmyslová škola strojnická Vsetín. Ing. Martin Baričák. Název šablony Název DUMu. Předmět Druh učebního materiálu

2.8 Procesory. Střední průmyslová škola strojnická Vsetín. Ing. Martin Baričák. Název šablony Název DUMu. Předmět Druh učebního materiálu Název školy Číslo projektu Autor Název šablony Název DUMu Tematická oblast Předmět Druh učebního materiálu Anotace Vybavení, pomůcky Ověřeno ve výuce dne, třída Střední průmyslová škola strojnická Vsetín

Více

Struktura a architektura počítačů

Struktura a architektura počítačů Struktura a architektura počítačů Alfanumerické kódy Řadič procesoru CISC, RISC Pipelining České vysoké učení technické Fakulta elektrotechnická Ver 1.20 J. Zděnek 2014 Alfanumerické kódy Kódování zobrazitelných

Více

Přednášky o výpočetní technice. Hardware teoreticky. Adam Dominec 2010

Přednášky o výpočetní technice. Hardware teoreticky. Adam Dominec 2010 Přednášky o výpočetní technice Hardware teoreticky Adam Dominec 2010 Rozvržení Historie Procesor Paměť Základní deska přednášky o výpočetní technice Počítací stroje Mechanické počítačky se rozvíjely už

Více

Úvod do architektur personálních počítačů

Úvod do architektur personálních počítačů Úvod do architektur personálních počítačů 1 Cíl přednášky Popsat principy proudového zpracování informace. Popsat principy zřetězeného zpracování instrukcí. Zabývat se způsoby uplatnění tohoto principu

Více

Profilová část maturitní zkoušky 2015/2016

Profilová část maturitní zkoušky 2015/2016 Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2015/2016 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika

Více

Assembler RISC RISC MIPS. T.Mainzer, kiv.zcu.cz

Assembler RISC RISC MIPS. T.Mainzer, kiv.zcu.cz Assembler RISC T.Mainzer, kiv.zcu.cz RISC RISC, neboli Reduced Instruction Set Computer - koncepce procesorů s redukovaným souborem instrukcí (vs. CISC, neboli Complex Instruction Set Computer, "bohatý"

Více

MATURITNÍ OTÁZKY ELEKTROTECHNIKA - POČÍTAČOVÉ SYSTÉMY 2003/2004 TECHNICKÉ VYBAVENÍ POČÍTAČŮ

MATURITNÍ OTÁZKY ELEKTROTECHNIKA - POČÍTAČOVÉ SYSTÉMY 2003/2004 TECHNICKÉ VYBAVENÍ POČÍTAČŮ MATURITNÍ OTÁZKY ELEKTROTECHNIKA - POČÍTAČOVÉ SYSTÉMY 2003/2004 TECHNICKÉ VYBAVENÍ POČÍTAČŮ 1) INFORMACE VE VÝPOČETNÍ TECHNICE 3 2) POČÍTAČOVÉ ARCHITEKTURY, POČÍTAČ JAKO ČÍSLICOVÝ STROJ 3 3) SIGNÁLY 3

Více

Architektura počítače

Architektura počítače Architektura počítače Výpočetní systém HIERARCHICKÁ STRUKTURA Úroveň aplikačních programů Úroveň obecných funkčních programů Úroveň vyšších programovacích jazyků a prostředí Úroveň základních programovacích

Více

Provádění instrukcí. procesorem. Základní model

Provádění instrukcí. procesorem. Základní model procesorem 1 Základní model Kód programu (instrukce) a data jsou uloženy ve vnější paměti. Procesor musí nejprve z paměti přečíst instrukci. Při provedení instrukce podle potřeby čte nebo zapisuje data

Více

Řízení IO přenosů DMA řadičem

Řízení IO přenosů DMA řadičem Řízení IO přenosů DMA řadičem Doplňující text pro POT K. D. 2001 DMA řadič Při přímém řízení IO operací procesorem i při použití přerušovacího systému je rychlost přenosu dat mezi IO řadičem a pamětí limitována

Více

Gymnázium Vysoké Mýto nám. Vaňorného 163, Vysoké Mýto

Gymnázium Vysoké Mýto nám. Vaňorného 163, Vysoké Mýto Gymnázium Vysoké Mýto nám. Vaňorného 163, 566 01 Vysoké Mýto Registrační číslo projektu Šablona Autor Název materiálu CZ.1.07/1.5.00/34.0951 III/2 INOVACE A ZKVALITNĚNÍ VÝUKY PROSTŘEDNICTVÍM ICT Mgr. Petr

Více

Další aspekty architektur CISC a RISC Aktuálnost obsahu registru

Další aspekty architektur CISC a RISC Aktuálnost obsahu registru Cíl přednášky: Vysvětlit principy práce s registry v architekturách RISC a CISC, upozornit na rozdíly. Vysvětlit možnosti využívání sad registrů. Zabývat se principy využívanými v procesorech Intel. Zabývat

Více

CHARAKTERISTIKA MODERNÍCH PENTIÍ. Flynnova klasifikace paralelních systémů

CHARAKTERISTIKA MODERNÍCH PENTIÍ. Flynnova klasifikace paralelních systémů Úvod: CHARAKTERISTIKA MODERNÍCH PENTIÍ Flynnova klasifikace paralelních systémů Paralelní systémy lze třídit z hlediska počtu toků instrukcí a počtu toků dat: SI systém s jedním tokem instrukcí (Single

Více

4-1 4. Přednáška. Strojový kód a data. 4. Přednáška ISA. 2004-2007 J. Buček, R. Lórencz

4-1 4. Přednáška. Strojový kód a data. 4. Přednáška ISA. 2004-2007 J. Buček, R. Lórencz 4-4. Přednáška 4. Přednáška ISA J. Buček, R. Lórencz 24-27 J. Buček, R. Lórencz 4-2 4. Přednáška Obsah přednášky Násobení a dělení v počítači Základní cyklus počítače Charakteristika třech základní typů

Více

Procesor Intel Pentium (1) Procesor Intel Pentium (3) Procesor Intel Pentium Pro (1) Procesor Intel Pentium (2)

Procesor Intel Pentium (1) Procesor Intel Pentium (3) Procesor Intel Pentium Pro (1) Procesor Intel Pentium (2) Procesor Intel Pentium (1) 32-bitová vnitřní architektura s 64-bitovou datovou sběrnicí Superskalární procesor: obsahuje více než jednu (dvě) frontu pro zřetězené zpracování instrukcí (značeny u, v) poskytuje

Více

Architektura procesoru ARM

Architektura procesoru ARM Architektura procesoru ARM Bc. Jan Grygerek GRY095 Obsah ARM...3 Historie...3 Charakteristika procesoru ARM...4 Architektura procesoru ARM...5 Specifikace procesoru...6 Instrukční soubor procesoru...6

Více

Hardware - komponenty počítačů Von Neumannova koncepce počítače. Von Neumannova koncepce počítače

Hardware - komponenty počítačů Von Neumannova koncepce počítače. Von Neumannova koncepce počítače V roce 1945 vystoupil na přednášce v USA matematik John von Neumann a představil architekturu samočinného univerzálního počítače (von Neumannova koncepce/schéma/architektura). Základy této koncepce se

Více

SYSTÉMY NAČIPU MI-SOC

SYSTÉMY NAČIPU MI-SOC Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti SYSTÉMY NAČIPU MI-SOC doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii ČVUT v Praze Hana Kubátová

Více

PB002 Základy informačních technologií

PB002 Základy informačních technologií Počítačové systémy 21. září 2015 Základní informace 1 Přednášky nejsou povinné 2 Poku účast klesne pod pět studentů, přednáška se nekoná 3 Slidy z přednášky budou vystaveny 4 Zkouška bude pouze písemná

Více

Architektura počítačů

Architektura počítačů Architektura počítačů Studijní materiál pro předmět Architektury počítačů Ing. Petr Olivka katedra informatiky FEI VŠB-TU Ostrava email: petr.olivka@vsb.cz Ostrava, 2010 1 1 Architektura počítačů Pojem

Více

Principy počítačů I - Procesory

Principy počítačů I - Procesory Principy počítačů I - Procesory snímek 1 VJJ Principy počítačů Část V Procesory 1 snímek 2 Struktura procesoru musí umožnit změnu stavu stroje v libovolném kroku uvolnění nebo znemožnění pohybu dat po

Více

2 Hardware a operační systémy

2 Hardware a operační systémy Operační systémy 2 Hardware a operační systémy Obsah: 2.1 Procesor CPU, 2.1.1 Zpracování instrukcí, 2.1.2 Zvyšování výkonu CPU, 2.1.3 Režimy CPU, 2.2 Paměť, 2.2.1 Cache, 2.3 Vstupně výstupní zařízení,

Více

Architektura Intel Atom

Architektura Intel Atom Architektura Intel Atom Štěpán Sojka 5. prosince 2008 1 Úvod Hlavní rysem Atomu je podpora platformy x86, která umožňuje spouštět a běžně používat řadu let vyvíjené aplikace, na které jsou uživatelé zvyklí

Více

Semestrální práce z předmětu Speciální číslicové systémy X31SCS

Semestrální práce z předmětu Speciální číslicové systémy X31SCS Semestrální práce z předmětu Speciální číslicové systémy X31SCS Katedra obvodů DSP16411 ZPRACOVAL: Roman Holubec Školní rok: 2006/2007 Úvod DSP16411 patří do rodiny DSP16411 rozšiřuje DSP16410 o vyšší

Více

Intel 80486 (2) Intel 80486 (1) Intel 80486 (3) Intel 80486 (4) Intel 80486 (6) Intel 80486 (5) Nezřetězené zpracování instrukcí:

Intel 80486 (2) Intel 80486 (1) Intel 80486 (3) Intel 80486 (4) Intel 80486 (6) Intel 80486 (5) Nezřetězené zpracování instrukcí: Intel 80486 (1) Vyroben v roce 1989 Prodáván pod oficiálním názvem 80486DX Plně 32bitový procesor Na svém čipu má integrován: - zmodernizovaný procesor 80386 - numerický koprocesor 80387 - L1 (interní)

Více

Akademický rok: 2004/05 Datum: Příjmení: Křestní jméno: Osobní číslo: Obor:

Akademický rok: 2004/05 Datum: Příjmení: Křestní jméno: Osobní číslo: Obor: Západočeská univerzita v Plzni Písemná zkouška z předmětu: Zkoušející: Katedra informatiky a výpočetní techniky Počítačová technika KIV/POT Dr. Ing. Karel Dudáček Akademický rok: 2004/05 Datum: Příjmení:

Více

Struktura a architektura počítačů (BI-SAP) 1

Struktura a architektura počítačů (BI-SAP) 1 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 1 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii

Více

CISC A RISC PROCESORY Jak pracují procesory CISC:

CISC A RISC PROCESORY Jak pracují procesory CISC: Cíl přednášky Seznámit se s charakteristickými rysy architektur CISC a RISC. Ukázat, jak tyto rysy postupně pronikaly do architektur procesorů Intel. Ukázat, jak se vyvíjely principy zřetězeného zpracování.

Více

Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti

Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 7 ČASOVÁNÍ A SYNCHRONIZACE TECHNICKÉHO VYBAVENÍ doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních

Více

Sběrnicová architektura POT POT. Jednotlivé subsystémy počítače jsou propojeny sběrnicí, po které se přenáší data oběma směry.

Sběrnicová architektura POT POT. Jednotlivé subsystémy počítače jsou propojeny sběrnicí, po které se přenáší data oběma směry. Systémov mová sběrnice 1 Sběrnicová architektura Jednotlivé subsystémy počítače jsou propojeny sběrnicí, po které se přenáší data oběma směry. Single master jeden procesor na sběrnici, Multi master více

Více

Architekura mikroprocesoru AVR ATMega ( Pokročilé architektury počítačů )

Architekura mikroprocesoru AVR ATMega ( Pokročilé architektury počítačů ) Vysoká škola báňská Technická univerzita Ostrava Fakulta elektrotechniky a informatiky Architekura mikroprocesoru AVR ATMega ( Pokročilé architektury počítačů ) Führer Ondřej, FUH002 1. AVR procesory obecně

Více

Architektury CISC a RISC, uplatnění v personálních počítačích - pokračování

Architektury CISC a RISC, uplatnění v personálních počítačích - pokračování Architektury CISC a RISC, uplatnění v personálních počítačích - pokračování 1 Cíl přednášky Vysvětlit, jak pracují architektury CISC a RISC, upozornit na rozdíly. Upozornit, jak se typické rysy obou typů

Více

Y36SAP http://service.felk.cvut.cz/courses/y36sap/

Y36SAP http://service.felk.cvut.cz/courses/y36sap/ Y36SAP http://service.felk.cvut.cz/courses/y36sap/ Úvod Návrhový proces Architektura počítače 2007-Kubátová Y36SAP-Úvod 1 Struktura předmětu Číslicový počítač, struktura, jednotky a jejich propojení. Logické

Více

Řetězené zpracování. INP 2008 FIT VUT v Brně

Řetězené zpracování. INP 2008 FIT VUT v Brně Řetězené zpracování INP 2008 FIT VUT v Brně 1 Techniky urychlování výpočtu v HW Lze realizovat speciální kódování dle potřeby dané úlohy Příklad: aritmetické operace v kódu zbytkových tříd jsou extrémně

Více

Přehled paralelních architektur. Dělení paralelních architektur Flynnova taxonomie Komunikační modely paralelních architektur

Přehled paralelních architektur. Dělení paralelních architektur Flynnova taxonomie Komunikační modely paralelních architektur Přehled paralelních architektur Přehled paralelních architektur Dělení paralelních architektur Flynnova taxonomie Komunikační modely paralelních architektur Přehled I. paralelní počítače se konstruují

Více

MSP 430F1611. Jiří Kašpar. Charakteristika

MSP 430F1611. Jiří Kašpar. Charakteristika MSP 430F1611 Charakteristika Mikroprocesor MSP430F1611 je 16 bitový, RISC struktura s von-neumannovou architekturou. Na mikroprocesor má neuvěřitelně velkou RAM paměť 10KB, 48KB + 256B FLASH paměť. Takže

Více

Procesor z pohledu programátora

Procesor z pohledu programátora Procesor z pohledu programátora Terminologie Procesor (CPU) = řadič + ALU. Mikroprocesor = procesor vyrobený monolitickou technologií na čipu. Mikropočítač = počítač postavený na bázi mikroprocesoru. Mikrokontrolér

Více

Paměťový podsystém počítače

Paměťový podsystém počítače Paměťový podsystém počítače typy pamětových systémů počítače virtuální paměť stránkování segmentace rychlá vyrovnávací paměť 30.1.2013 O. Novák: CIE6 1 Organizace paměťového systému počítače Paměťová hierarchie...

Více

Operační systémy. Jednoduché stránkování. Virtuální paměť. Příklad: jednoduché stránkování. Virtuální paměť se stránkování. Memory Management Unit

Operační systémy. Jednoduché stránkování. Virtuální paměť. Příklad: jednoduché stránkování. Virtuální paměť se stránkování. Memory Management Unit Jednoduché stránkování Operační systémy Přednáška 8: Správa paměti II Hlavní paměť rozdělená na malé úseky stejné velikosti (např. 4kB) nazývané rámce (frames). Program rozdělen na malé úseky stejné velikosti

Více

Cílem kapitoly je seznámit studenta s pamětmi. Jejich minulostí, současností a hlavnímu parametry.

Cílem kapitoly je seznámit studenta s pamětmi. Jejich minulostí, současností a hlavnímu parametry. Paměti Cílem kapitoly je seznámit studenta s pamětmi. Jejich minulostí, současností a hlavnímu parametry. Klíčové pojmy: paměť, RAM, rozdělení pamětí, ROM, vnitřní paměť, vnější paměť. Úvod Operační paměť

Více

Architektura počítačů Implementace procesoru

Architektura počítačů Implementace procesoru Architektura počítačů Implementace procesoru http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematcs and physics Ukázková

Více

ARCHITEKTURA PROCESORŮ

ARCHITEKTURA PROCESORŮ ARCHITEKTURA PROCESORŮ Základními jednotkami, které tvoří vnitřní strukturu procesorů, jsou: řadič, který má za úkol číst operandy (data, čísla) a instrukce z operační paměti, dekódovat je a na základě

Více

Struktura a architektura počítačů (BI-SAP) 11

Struktura a architektura počítačů (BI-SAP) 11 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 11 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii

Více

Strojový kód. Instrukce počítače

Strojový kód. Instrukce počítače Strojový kód Strojový kód (Machine code) je program vyjádřený v počítači jako posloupnost instrukcí procesoru (posloupnost bajtů, resp. bitů). Z hlediska uživatele je strojový kód nesrozumitelný, z hlediska

Více

Charakteristika dalších verzí procesorů v PC

Charakteristika dalších verzí procesorů v PC Charakteristika dalších verzí procesorů v PC 1 Cíl přednášky Poukázat na principy tvorby architektur nových verzí personálních počítačů. Prezentovat aktuální pojmy. 2 Úvod Zvyšování výkonu cestou paralelizace

Více

Úvod do architektur personálních počítačů

Úvod do architektur personálních počítačů Úvod do architektur personálních počítačů 1 Cíl přednášky Popsat principy proudového zpracování informace. Popsat principy zřetězeného zpracování instrukcí. Zabývat se způsoby uplatnění tohoto principu

Více

Paměti EEPROM (1) Paměti EEPROM (2) Paměti Flash (1) Paměti EEPROM (3) Paměti Flash (2) Paměti Flash (3)

Paměti EEPROM (1) Paměti EEPROM (2) Paměti Flash (1) Paměti EEPROM (3) Paměti Flash (2) Paměti Flash (3) Paměti EEPROM (1) EEPROM Electrically EPROM Mají podobné chování jako paměti EPROM, tj. jedná se o statické, energeticky nezávislé paměti, které je možné naprogramovat a později z nich informace vymazat

Více

Vstupně výstupní moduly. 13.přednáška

Vstupně výstupní moduly. 13.přednáška Vstupně výstupní moduly 13.přednáška Vstupně-výstupn výstupní modul (I/O modul) Přídavná zařízení sloužící ke vstupu a výstupu dat nebo k uchovávání a archivaci dat Nejsou připojována ke sběrnici přímo,

Více

Kubatova Y36SAP 9. Strojový kód ISA architektura souboru instrukcí střadačově, zásobníkově orientovaná, GPR Kubátová Y36SAP-ISA 1

Kubatova Y36SAP 9. Strojový kód ISA architektura souboru instrukcí střadačově, zásobníkově orientovaná, GPR Kubátová Y36SAP-ISA 1 Y36SAP 9 Strojový kód ISA architektura souboru instrukcí střadačově, zásobníkově orientovaná, GPR 2007-Kubátová Y36SAP-ISA 1 Architektura souboru instrukcí, ISA - Instruction Set Architecture Vysoká Architektura

Více

V 70. letech výzkumy četnosti výskytu instrukcí ukázaly, že programátoři a

V 70. letech výzkumy četnosti výskytu instrukcí ukázaly, že programátoři a 1 Počítače CISC a RISC V dnešní době se ustálilo dělení počítačů do dvou základních kategorií podle typu použitého procesoru: CISC - počítač se složitým souborem instrukcí (Complex Instruction Set Computer)

Více

Počítač jako prostředek řízení. Struktura a organizace počítače

Počítač jako prostředek řízení. Struktura a organizace počítače Řídicí počítače - pro řízení technologických procesů. Specielní přídavná zařízení - I/O, přerušovací systém, reálný čas, Č/A a A/Č převodníky a j. s obsluhou - operátorské periferie bez obsluhy - operátorský

Více

Jak do počítače. aneb. Co je vlastně uvnitř

Jak do počítače. aneb. Co je vlastně uvnitř Jak do počítače aneb Co je vlastně uvnitř Po odkrytí svrchních desek uvidíme... Von Neumannovo schéma Řadič ALU Vstupně/výstupní zař. Operační paměť Počítač je zařízení, které vstupní údaje transformuje

Více

Architektury CISC a RISC, uplatnění rysů architektur RISC v personálních počítačích - pokračování

Architektury CISC a RISC, uplatnění rysů architektur RISC v personálních počítačích - pokračování Architektury CISC a RISC, uplatnění rysů architektur RISC v personálních počítačích - pokračování 1 Cíl přednášky Vysvětlit další rysy architektur CISC a RISC, upozornit na rozdíly. Upozornit, jak se typické

Více

Přednáška A3B38MMP. Bloky mikropočítače vestavné aplikace, dohlížecí obvody. 2015, kat. měření, ČVUT - FEL, Praha J. Fischer

Přednáška A3B38MMP. Bloky mikropočítače vestavné aplikace, dohlížecí obvody. 2015, kat. měření, ČVUT - FEL, Praha J. Fischer Přednáška A3B38MMP Bloky mikropočítače vestavné aplikace, dohlížecí obvody 2015, kat. měření, ČVUT - FEL, Praha J. Fischer A3B38MMP, 2015, J.Fischer, kat. měření, ČVUT - FEL Praha 1 Hlavní bloky procesoru

Více

Vstupně - výstupní moduly

Vstupně - výstupní moduly Vstupně - výstupní moduly Přídavná zařízení sloužící ke vstupu a výstupu dat bo k uchovávání a archivaci dat Nejsou připojována ke sběrnici přímo, ale prostřednictvím vstupně-výstupních modulů ( ů ). Hlavní

Více

C2115 Praktický úvod do superpočítání

C2115 Praktický úvod do superpočítání C2115 Praktický úvod do superpočítání IX. lekce Petr Kulhánek, Tomáš Bouchal kulhanek@chemi.muni.cz Národní centrum pro výzkum biomolekul, Přírodovědecká fakulta, Masarykova univerzita, Kotlářská 2, CZ-61137

Více

Cache paměť - mezipaměť

Cache paměť - mezipaměť Cache paměť - mezipaměť 10.přednáška Urychlení přenosu mezi procesorem a hlavní pamětí Hlavní paměť procesoru je typu DRAM a je pomalá. Proto se mezi pomalou hlavní paměť a procesor vkládá menší, ale rychlá

Více

Charakteristika dalších verzí procesorů Pentium

Charakteristika dalších verzí procesorů Pentium Charakteristika dalších verzí procesorů Pentium 1 Cíl přednášky Poukázat na principy architektur nových verzí typů Pentií. Prezentovat aktuální pojmy. 2 Úvod Paralelní systémy lze třídit z hlediska počtu

Více

Přednáška. Správa paměti II. Katedra počítačových systémů FIT, České vysoké učení technické v Praze Jan Trdlička, 2012

Přednáška. Správa paměti II. Katedra počítačových systémů FIT, České vysoké učení technické v Praze Jan Trdlička, 2012 Přednáška Správa paměti II. Katedra počítačových systémů FIT, České vysoké učení technické v Praze Jan Trdlička, 2012 Příprava studijního programu Informatika je podporována projektem financovaným z Evropského

Více

Kubatova 19.4.2007 Y36SAP 8. Strojový kód Jazyk symbolických instrukcí asembler JSA pro ADOP a AVR. 2007-Kubátová Y36SAP-strojový kód 1

Kubatova 19.4.2007 Y36SAP 8. Strojový kód Jazyk symbolických instrukcí asembler JSA pro ADOP a AVR. 2007-Kubátová Y36SAP-strojový kód 1 Y36SAP 8 Strojový kód Jazyk symbolických instrukcí asembler JSA pro ADOP a AVR 2007-Kubátová Y36SAP-strojový kód 1 Architektura souboru instrukcí, ISA - Instruction Set Architecture Vysoká Architektura

Více

Základní uspořádání pamětí MCU

Základní uspořádání pamětí MCU Základní uspořádání pamětí MCU Harwardská architektura. Oddělený adresní prostor kódové a datové. Používané u malých MCU a signálových procesorů. Von Neumannova architektura (Princetonská). Kódová i jsou

Více

Architektury CISC a RISC, uplatnění rysů architektur RISC v personálních počítačích - pokračování

Architektury CISC a RISC, uplatnění rysů architektur RISC v personálních počítačích - pokračování Architektury CISC a RISC, uplatnění rysů architektur RISC v personálních počítačích - pokračování 1 Cíl přednášky Vysvětlit další rysy architektur CISC a RISC, upozornit na rozdíly. Upozornit, jak se typické

Více

Pohled do nitra mikroprocesoru

Pohled do nitra mikroprocesoru Pohled do nitra mikroprocesoru Obsah 1. Pohled do nitra mikroprocesoru 2. Architektury mikroprocesorů 3. Organizace cvičného mikroprocesoru 4. Registry v mikroprocesoru 5. Aritmeticko-logická jednotka

Více

PROCESOR. Rozdělení procesorů

PROCESOR. Rozdělení procesorů PROCESOR Procesor je ústřední výkonnou jednotkou počítače, která čte z operační paměti (resp. CACHE paměti) instrukce a na jejich základě vykonává program. Primárním úkolem procesoru je řídit činnost ostatních

Více

OPS Paralelní systémy, seznam pojmů, klasifikace

OPS Paralelní systémy, seznam pojmů, klasifikace Moorův zákon (polovina 60. let) : Výpočetní výkon a počet tranzistorů na jeden CPU chip integrovaného obvodu mikroprocesoru se každý jeden až dva roky zdvojnásobí; cena se zmenší na polovinu. Paralelismus

Více

Úvod do problematiky návrhu počítačových systémů. INP 2008 FIT VUT v Brně

Úvod do problematiky návrhu počítačových systémů. INP 2008 FIT VUT v Brně Úvod do problematiky návrhu počítačových systémů INP 2008 FIT VUT v Brně Čím se budeme zabývat Budou nás zejména zajímat jednoprocesorové číslicové počítače: Funkce počítače Struktura propojení funkčních

Více

Paralelní a distribuované výpočty (B4B36PDV)

Paralelní a distribuované výpočty (B4B36PDV) Paralelní a distribuované výpočty (B4B36PDV) Branislav Bošanský, Michal Jakob bosansky@fel.cvut.cz Artificial Intelligence Center Department of Computer Science Faculty of Electrical Engineering Czech

Více

Paměti Flash. Paměti Flash. Základní charakteristiky

Paměti Flash. Paměti Flash. Základní charakteristiky Paměti Flash K.D. - přednášky 1 Základní charakteristiky (Flash EEPROM): Přepis dat bez mazání: ne. Mazání: po blocích nebo celý čip. Zápis: po slovech nebo po blocích. Typická životnost: 100 000 1 000

Více

Náplň přednášky 1. Vestavěný systém Výrobci technických řešení Mikrokontroléry ARM NXP Kinetis KL25Z Rapid prototyping Laboratorní vývojová platforma

Náplň přednášky 1. Vestavěný systém Výrobci technických řešení Mikrokontroléry ARM NXP Kinetis KL25Z Rapid prototyping Laboratorní vývojová platforma 4 Přednáška 1 Náplň přednášky 1 Vestavěný systém Výrobci technických řešení Mikrokontroléry ARM NXP Kinetis KL25Z Rapid prototyping Laboratorní vývojová platforma 5 www.vsb.cz Vestavěný řídicí systém Anglicky:

Více

CHARAKTERISTIKA PROCESORU PENTIUM První verze:

CHARAKTERISTIKA PROCESORU PENTIUM První verze: CHARAKTERISTIKA PROCESORU PENTIUM První verze: Verze Pentia 200 Mhz uvádělo se 330 MIPS (srovnávalo se s 54 MIPS procesoru 486DX2-66). Struktura Pentia Rozhraní 64 bitů datová sběrnice, 32 bitů adresová

Více

Intel 80286. Procesor a jeho konstrukce. Vývojové typy, činnost procesoru

Intel 80286. Procesor a jeho konstrukce. Vývojové typy, činnost procesoru Procesor a jeho konstrukce. Vývojové typy, činnost procesoru První obvod nazvaný mikroprocesor uvedla na trh firma Intel v roce 1970. Šlo o 4bitový procesor Intel 4004. V roce 1972 byl MCS8 prvním 8bitovým

Více

Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti

Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 2 KOMUNIKACE NAČIPU, LATENCE, PROPUSTNOST, ARCHITEKTURY doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních

Více

MIKROPROCESOR. (c) Ing. Josef Varačka. Title: XI 28 11:40 (1 of 8)

MIKROPROCESOR. (c) Ing. Josef Varačka. Title: XI 28 11:40 (1 of 8) MIKROPROCESOR 1/ Účel: Vzhledem k pokračující digitalizaci (používání zpracování dvojkového signálu) je žádoucí provozovat univerzální zařízení, které podle programu instrukcí informace zpracuje. Mikroprocesor

Více