Struktura a architektura počítačů

Transkript

1 Struktura a architektura počítačů Paměti počítače DMA přenos České vysoké učení technické Fakulta elektrotechnická Ver.1.20 J. Zděnek 20131

2 Paměť počítače Paměť počítače je zařízení pro uchování programu a dat Základní funkce paměti: Uložení informace do paměti zápis Vyzvednutí informace z paměti čtení Třídění pamětí různá hlediska: Způsob použití v počítači Metoda přístupu k informacím v paměti Uchování a změna informace v paměti Fyzikální princip paměti Rychlost přístupu k informaci Kapacita paměti 2

3 Třídění pamětí počítače Způsob použití v počítači Operační paměť (Main Memory) Externí paměť Vyrovnávací paměť (cache, nebo mezi počitači) Komunikační paměť (mezi počítači) Metoda přístupu k informacím v paměťi: Libovolný (náhodný) výběr položky (adresovatelná paměť) Jednobránová, dvoubránová, vícebránová Sekvenční (postupný) výběr položky (sériová paměť) Fronta (Queue, FIFO First In First Out) Zásobník (Stack, LIFO Last In First Out) Asociativní paměť (Contents Addressable Memory) 3

4 Třídění pamětí počítače Uchování a změna informace v paměti: Volatilní po vypnutí napájení ztrácejí informaci SRAM Statická RAM (Static Random Access Memory) DRAM Dynamická RAM SDRAM Synchronní dynamická RAM Nevolatilní po vypnutí napájení informace zůstává v paměti ROM (Read Only Memory) EPROM (Erasable ROM) EEPROM (Electrically Erasable ROM) FLASH SRAM zálohovaná baterií Magnetické disky Optické disky 4

5 Třídění pamětí počítače Fyzikální princip paměti: Polovodičové (Elektronické) Magnetické Optické Rychlost přístupu k informaci: Rychlé pro zápis i čtení (R/W) SRAM DRAM SDRAM Rychlé pro čtení ROM EPROM EEPROM FLASH 5

6 Třídění pamětí počítače Rychlost přístupu k informaci (pokrač.): Pomalejší pro zápis EPROM EEPROM FLASH Pomalé (relativní pojem) Magnetické disky Optické disky Magnetické karty Velmi pomalé Diskety 6

7 Třídění pamětí počítače Kapacita paměti: Velmi velká Magnetické disky Velká Optické disky Střední Polovodičové paměti DRAM SDRAM FLASH Menší Polovodičové paměti EEPROM Malá Diskety 7

8 Principy stavby paměťových buněk SRAM Paměťová buňka tvořena bistabilním klopným obvodem (obvykle ze šesti tranzistorů) Počet zápisů a čtení paměťové buňky není omezen Pokud je paměť napájená, nevyžaduje obnovování informace Paměť je rychlá DRAM, SDRAM Paměťová buňka tvořena tranzistorem a paměťovým kondezátorem (levnější a zabírá méně prostoru na čipu proti SRAM) Počet zápisů a čtení paměťové buňky není omezen Paměť vyžaduje pravidelné obnovování informace (refresh)(řádově desítky milisekund), jinak paměťový kondezátor postupně informaci ztratí. Paměť je rychlá (speciálně SDRAM Synchronní DRAM, která je přesně řízena externím synchronizačním signálem (clock). 8

9 Paměťová buňka SRAM 9

10 Paměťová buňka DRAM - read 10

11 Paměťová buňka DRAM - write 11

12 DRAM - časování 12

13 SDRAM paměti a moduly 13

14 Principy stavby paměťových buněk EPROM Paměťová buňka tvořena tranzistorem s plovoucím hradlem EPROM je elektricky programovatelná (po bytech), záznam je trvalý (>10 let) Paměť se smaže (celá) osvícením výbojkou přes okénko nad čipem Technologie dnes už zastaralá FLASH Paměťová buňka tvořena tranzistorem s plovoucím hradlem Paměť elektricky programovatelná (po bytech) a elektricky mazatelná (celá nebo po velkých sektorech). Záznam je trvalý (>10 let) Počet přeprogramování , mazání pomalé (ms), zápis (µs) EEPROM Konstrukce podobná (složitější) jako FLASH Paměť je elektricky programovatelná (po bytech) a též elektricky mazatelná (též po bytech). Záznam je trvalý (>10 let) Počet přeprogramování , mazání byte pomalé (µs), zápis (µs) 14

15 Principy stavby paměťových buněk EPROM FLASH 15

16 Paměť s libovolným (náhodným) výběrem položky RAM Random Access Memory Selected Address 0400h Address 0000h 0001h 0002h Contents data1 data2 Data datan 0400h 0401h datan datan+1 Word width 16

17 Paměť SRAM (el. součástka) Address A0-X D0-Y Data Chip Select Read Write ncs nrd nwr Static RAM 17

18 SRAM cyklus READ 18

19 SRAM cyklus WRITE 19

20 Rozšíření kapacity paměti (128 KB x 16 bitů) Address Bus ncs0 A16-17 A0-15 D0-15 Data Bus ncs1 DECODER 2 to 4 ncs0 nrd nwr CS RD WR STATIC RAM 64k x 16 A0-15 D0-15 Control Bus ncs1 nrd nwr CS RD WR STATIC RAM 64k x 16 20

21 Zvětšení šířky slova (64 KB x 32 bitů) Address Bus A16-17 ncs0 A0-15 D16-31 DECODER 2 to 4 ncs0 nrd nwr CS RD WR STATIC RAM Data Bus 64k x 16 A0-15 D0-15 Control Bus ncs0 nrd nwr CS RD WR STATIC RAM 64k x 16 21

22 Synchronní dynamická paměť s libovolným výběrem SDRAM Sychronous Dynamic Random Access Memory Column Addr. Latch Column Addr. Decoder AD0-X DQ0-Y ncas nras Row Addr. Latch Row Addr. Decoder Storage Cell Matrix (Capacitor Based) nwe Sense Amplifiers CLK Simplified 22

23 Paměť SDRAM (el. součástka) Multiplexed Address AD0-X DQ0-Y Data In Out Row Address Strobe Write Enable System Clock Column Address Strobe nras ncas nwe CLK SDRAM CPU DATA READ CPU DATA WRITE (to MEMORY) ADDR.BUS Row Addr Col. Addr Row Addr Col. Addr DATA BUS nras ncas nwe NOTE: nread, nwrite - SIGNAL ACTIVE IN 0 23

24 Paměť s libovolným výběrem položky (dvoubránová) Dualport RAM Random Access Memory Left Address 0000h Contents data1 Right Address 0000h Selected Left Address 0001h data2 0001h Selected Right Address 0400h 0002h 0002h 0600h 0400h datan 0400h Left Data 0401h datan h Right Data datan 0600h datar 0600h datar Word width 24

25 Paměť Dualport SRAM (el. součástka) Left Address LA0-X RA0-X Right Address Left Data LD0-Y RD0-Y Right Data Left Chip Select Left Read nlcs nlrd Dualport Static RAM nrcs nrrd Right Chip Select Right Read Left Write nlwr nrwr Right Write Left Wait LWAIT RWAIT Right Wait Dvoubránová paměť 25

26 Dvoubránová paměť komunikace mezi počítači Data Bus D0-15 Data Bus D0-15 A0-15 Address Bus A0-15 D0-15 Address Bus A0-15 A0-15 D0-15 D0-15 D0-15 PROCESSOR 1 ncs0 ncs1 CS STATIC RAM ncs0 PROCESSOR 2 ncs1 STATIC RAM CS RD RD RD RD WAIT WR WR WAIT WR WR A0-15 A0-15 D0-15 D0-15 ncs0 Dualport Static RAM LRD RRD LWR RWR ncs0 LWAIT RWAIT Paralelní komunikace mezi počítači 26

27 Sériová paměť (sekvenční nebo libovolný přístup) Serial Sequential/Random Access Memory Serial to Parallel Parallel to Serial SIN addr./data/cmd data SOUT CLK Internal Address Contents Selected Address 0000h data1 0400h 0001h data2 0002h Auto Increment 0400h 0401h datan datan+1 Data In data in Word width 27

28 Sériová paměť FLASH (el.součástka) Chip Select ncs1 ncs Address/Data/Command In Clock SIN CLK SERIAL SI FLASH CLK SO SOUT Data Out Sekveční (obvyklé) nebo libovolný výběr položky 28

29 Sériová paměť FLASH natažení aplikace Data Bus A0-15 Address Bus A0-15 D0-15 D0-15 D0-15 PROCESSOR RD ncs0 ncs1 CS RD STATIC RAM SPI WR WR Download aplication from serial FLASH memory to main memory ncs1 ncs SIN CLK SERIAL SI FLASH CLK SO SOUT 29

30 Paměť typu fronta (Queue, FIFO) QUEUE (FIFO First In First Out) Memory Word width Contents Write Data data datan+1 datan data2 data1 Read Data data Tail Head Queue Depth (Size) Konec fronty Čelo fronty 30

31 Paměť typu fronta (Queue, FIFO) (el. Součástka) Data In DI0-7 DO0-7 Data Out Data Reset nreset FIFO Write Data nwr nfe FIFO Empty Read Data nrd nff FIFO Full 31

32 FIFO (fronta) komunikace mezi počítači A0-15 D0-7 Address Bus Data Bus A0-15 D0-7 Address Bus Data Bus PROCESSOR 1 ncs0 ncs1 ncs0 PROCESSOR 2 ncs1 RD RD PORT WR PORT WR DI0-7 DO0-7 nreset FIFO nrd nwr nrd WR RD FE FF nfe nff Paralelní komunikace mezi počítači 32

33 Paměť typu zásobník (Stack, LIFO) STACK (LIFO Last In First Out ) Memory Push Data datan Pop Data datan Stack Pointer Contents datan datan 1 TOS Top of Stack Stack size (depth) data2 data1 Word width 33

34 Asociativní paměť (CAM) CAM Contents Addressable Memory Address Key Contents 0000h keya data1 Search Address 0001h 0002h keyb data2 0020h keyx datan Data 0021h keyy datan+1 datan Key to Search keyx Word width 34

35 Cache vyrovnávací paměť Urychlení práce počítače Část informace přesunuta do menší ale rychlé paměti (cache) Přístup procesoru k této informaci rychlejší Pokud informace v cache není, nutno ji přisunout do cache z operační paměti Cache může být rozdělena na více úrovní (hladin) jedna z úrovní je přímo v procesoru, druhá může být vně procesoru (ale sestavená z rychlejší paměti než je paměť operační) Cache může být určena jen pro data nebo i pro instrukce Data cache Instruction cache Virtual-to-physical address translation cache (u počítače s virtuální pamětí, kde je paměťový prostor rozšířen z operační paměti i na disk) Data cache po zpracování dat se data uloží: Ihned zpět do operační paměti (write-through method) Do data cache (write-back method). Zpět do operační paměti se uloží později, při novém plnění data cache 35

36 Cache Vyrovnávací paměť - jednohladinová Single Level Cache 36

37 Cache Vyrovnávací paměť - dvouhladinová Multi Level Cache 37

38 Virtuální paměť (Virtual Memory) - princip Physical Address Logical Address Main Memory + Main Memory Page 0 Page 1 Page 2 Page 3 Page 4 Disk Disk Page 5 Page N 38

39 Virtuální paměť Virtuální paměť (Virtual Memory) Paměťový prostor je rozšířen na disk Adresy (logické) mohou mít hodnotu větší než odpovídá operační paměti Část instrukcí a dat spuštěného programu je odložena (Swap) na disk (ty, které nejsou právě třeba při provádění programu) Paměťová jednotka, která se přenáší mezi virtuální a fyzickou pamětí se nazývá stránka (Page) 39

40 Architektura von Neumann připojení operační paměti CPU Program Memory MAIN MEMORY Operační paměť Common Bus Data Memory I/O Channels Output Input World 40

41 Architektura Harvard připojení operační paměti MAIN MEMORY Program Memory 24 CPU Data Memory Operační paměť 16 Typicky různá šířka I/O Channels Output Input World 41

42 Mod. architektura Harvard připojení operační paměti Paralelní čtení/zápis dat MAIN MEMORY Program Memory 24 CPU Data Memory 24 Data Bridge Čtení konstant z paměti programu I/O Channels Output Input World 42

43 Paměti počítače XTAL Clock CPU CPU - SYNCHRONOUS FINITE STATE MACHINE (FSA, FSM) BUS MASTER SEQUENTIAL PROGRAM PROCESSING (ONE INSTRUCTION AT A TIME) Common Bus Program Memory BIOS Operating System Application Program Data Memory MAIN MEMORY PROGRAM INSTRUCTIONS PROGRAM VARIABLES & PROGRAM STACK CD/DVD COMMON DATA PATH (BIDIRECTIONAL) I/O Channels EXTERNAL MEMORY Output Input HDD FLASH Corsair 43

44 Připojení operační paměti k CPU Clock CPU CB DB AB Program Memory ADDRESS DECODER MEMORY ARRAY ADDR.BUS ADDRESS VALID DATA VALID BUS MASTER TRANSFER DIRECTION (TRANSFER PATH) Data Memory ADDRESS DECODER MEMORY ARRAY DATA BUS nread nwrite CPU DATA READ CPU DATA WRITE (to MEMORY) NOTE: nread, nwrite - SIGNAL ACTIVE IN 0 I/O Channels ADDRESS DECODER Output Input INPUT/ Common OUTPUT Bus REGISTERS BUS TRANSFER DIRECTIONS: DB = BIDIRECTIONAL CB, AB = UNIDIRECTIONAL 44

45 Operační paměť (Main Memory) Common Bus Program Memory MAIN MEMORY Clock RESET CPU BIOS Operating System Application Program PROGRAM INSTRUCTIONS Power Supply Power Monitor IRQ1 INTRQ INTACK Data Memory PROGRAM VARIABLES & PROGRAM STACK IRQ2 IRQn Interrupt Controller INTERRUPT CONTROLLER I/O Channels Output Input World 45

46 Cyklus obsluhy přerušení (Interrupt Cycle) Common Bus Program Memory MAIN MEMORY XTAL (CRYSTAL) STABLE SYNC. SIGNAL Clock RESET CPU BIOS Operating System Application Program PROGRAM INSTRUCTIONS Power Supply Power Monitor IRQ1 INTRQ INTACK Data Memory PROGRAM VARIABLES & PROGRAM STACK IRQ2 IRQn Interrupt Controller INTERRUPT CONTROLLER I/O Channels Output Input World 46

47 DMA cyklus (Direct Memory Access Cycle) Common Bus Program Memory MAIN MEMORY XTAL (CRYSTAL) STABLE SYNC. SIGNAL Clock RESET CPU BIOS Operating System Application Program PROGRAM INSTRUCTIONS Power Supply Power Monitor DRQ1 DRQn HOLD DMA Controller HLDA Data Memory PROGRAM VARIABLES & PROGRAM STACK IRQ1 IRQ2 IRQn Interrupt Controller I/O Channels Output Input World 47

48 DMA - princip BUS MASTER 1 Common Bus Program Memory MAIN MEMORY XTAL (CRYSTAL) STABLE SYNC. SIGNAL DMA Controller DRQn Clock Control Commands Transfer Count Destination Address Source Address HOLD CPU HLDA INTRQ INTACK BIOS Operating System Application Program Data Memory PROGRAM INSTRUCTIONS PROGRAM VARIABLES & PROGRAM STACK BUS MASTER 2 IRQ1 IRQ2 IRQn Interrupt Controller I/O Channels Output Input World 48

49 DMA převzetí řízení sběrnice DMA TRANSFER CYCLE ADDRESS VALID DATA VALID BUS REQUEST BUS RELEASED DMA END CPU CONTINUES ADDR.BUS DATA BUS nread nwrite HOLD HLDA BUS MASTER 1 - CPU BUS MASTER 2 DMA CONTROLLER NOTE: nread, nwrite - SIGNAL ACTIVE IN 0 49

50 Struktura a architektura počítačů Paměti počítače DMA přenos KONEC České vysoké učení technické Fakulta elektrotechnická 50