4. Elektronické logické členy. Elektronické obvody pro logické členy

Rozměr: px

Začít zobrazení ze stránky:

Download "4. Elektronické logické členy. Elektronické obvody pro logické členy"

Tadeáš Špringl
před 5 lety
Počet zobrazení:

1 4. Elektronické logické členy Kombinační a sekvenční logické funkce a logické členy Elektronické obvody pro logické členy Polovodičové paměti 1

2 Kombinační logické obvody Způsoby zápisu logických funkcí: Pravdivostní tabulka Graficky v rovině Matematický aparát Booleova algebra nauka o operacích na množině 0,1 Booleova algebra užívá tři základní operace: Logický (Booleův) součin AND. Logický (Booleův) součet OR + Negace NOT 2

3 Pravdivostní tabulka a b a + b a. b NOT a

4 Pravdivostní tabulka obecná funkce tří proměnných a b c y

5 Karnaughova mapa 5

6 Zápis obecné funkce v Karnaughově mapě a b c y a 1 0 c 0 0 b 6

7 Zákony Booleovy algebry komutativní a + b = b + a, a.b = b.a asociativní (a + b) + c = a + (b + c), (a.b).c = a.(b.c) distributivní (a + b).c = a.c + b.c, a.b + c = (a + c).(b + c) o vyloučeném třetím a + a = 1, a.a = 0 o neutrálnosti nuly a + 0 = a o neutrálnosti jedničky a.1 = a agresivity nuly a.0 = 0 agresivity jedničky a + 1 = 1 7

8 Zákony Booleovy algebry o idempotenci prvků a + a = a, a.a = a absorpce a + a.b = a absorpce negace a + a.b = a + b, a.(a + b) = a.b dvojité negace a = a De Morganovy zákony a.b = a + b, a + b = (a.b) 8

9 Rovnice Booleovy algebry a b c y a. a. a.b. y = a.b.c+a.b.c+a.b.c+a.b.c = (a+a).b.c+(b+b).a.c+(c+c).a.b = = b.c + a.b + a.c a. 9

10 Logické členy a y = a a y = a a y = a.b a y = a.b b b AND NAND y = a + b y = a + b y = a.b + a.b y = a.b + a.b a a a a b b b b OR NOR EXOR EXNOR 10

11 Realizace obecné funkce negacemi, součty a součiny, resp. podle De Morganových zákonů pouze obvody NAND y = a.b.c+a.b.c+a.bc+a.b.c = (a+a).b.c+(b+b).a.c+(c+c).a.b = = b.c + a.b + a.c a a b b b.c b c c a.b y c a.c 11

12 Integrované kombinační logické funkce A B C D O0 O1 O2 O3 O4 O5 O6 O7 O8 O9 A B C D OA OB OC OD OE OF OG A1 A2 A3 A4 B1 B2 B3 B4 C0 S1 Y0 S2 Y1 S3 Y2 S4 Y3 C4 A0 LP A1 RP A2 EN A3 B0 X B1 OE B2 B3 A B C D O0 O1 O2 O3 O4 O5 O6 O7 O8 O9 A B C D OA OB OC OD OE OF OG A1 A2 A3 A4 B1 B2 B3 B4 C0 S1 S2 S3 S4 C4 Multiplexer Dekodér 1 z 10 Binární sčítačka Dekodér displeje 12

13 Činnost dekodéru 1 z 10 (s aktivní nulou na výstupu) A B C D O0 O1 O2 O3 O4 O5 O6 O7 O8 O9 13

14 Činnost úplné dvojkové sčítačky (jeden bit ve čtyřbitovém členu) =0 A1 A2 A3 A4 B1 B2 B3 B4 C0 S1 S2 S3 S4 C4 14

15 Sekvenční logické obvody Vlastnosti sekvenční funkce Elementární struktury sekvenčních obvodů Registry dat Dvojčinné klopné obvody Synchronní sekvenční obvody 16

16 Kombinační a sekvenční funkce a obvod a a a a b b b b c c c c d d d d e e e e f f f f g g g g h h h h y y y y t takt y komb (t) = f(a(t),... h(t) y sekv (t) = f(a(t),... h(t), y(t 1), a(t 1),... h(t 1),... //... y(t i), a(t i),... h(t i)) 17

17 Struktura sekvenčního obvodu t, t + 1, t + 2,... VSTUP KOMBINAÈNÍ OBVOD PAMÌ VÝSTUP 18

18 Binární pamět ové elementy klopný obvod RS sestavený z logických členů NAND S X1 Q S 1 R 1 Q Q Q Q X R Q

19 Binární pamět ové elementy klopný obvod D řízený logickou úrovní D Q D 0 T 0 Q Q Q Q T Q Q 1 Q 0 20

20 Binární pamět ové elementy klopný obvod D řízený přechodem mezi logickými úrovněmi (dvojčinný obvod) D S1 Q1 S3 Q2 T S2 S4 21

21 Schématické značky klopných obvodů D Řízený úrovní S hranou S D Q D Q T T Q Q R R 22

22 Posuvný registr SI CLK QA QB QC QD SI CLK QA QB QC QD CLK SI QA QB QC QD. 23

23 Obecný synchronní obvod s klopnými obvody D (generátor tří fází pro střídač) Zadání CLK Q1 Q2 Q3 24

24 Obecný synchronní obvod s klopnými obvody D (generátor tří fází pro střídač) Tabulka přechodů předpis pro vstupy D stav t stav t+ 1 Q1 Q2 Q3 D1 D2 D D1 = Q1.Q2.Q3 + Q1.Q2.Q3 + Q1.Q2.Q3 = Q2.(Q1 + Q3) D2 = Q3.(Q2 + Q1), D3 = Q1.(Q2 + Q3) 25

25 Obecný synchronní obvod s klopnými obvody D (generátor tří fází pro střídač) Obvod s klopnými obvody D LOG1 D S Q D S Q D S Q R R R TAKT RESET 0-> 1 Q1 Q2 Q3 26

26 Elektronické integrovené obvody pro logické členy Parametry integrovaných obvodů napájecí napětí, proudová spotřeba ze zdroje napájení napětí logických stavů na vstupu a výstupu obvodu proudová zatížitelnost výstupů elektrické parametry vstupů dynamické parametry zpoždění 28

27 Označení základních parametrů a jejich popis V CC napájecí napětí a jeho tolerance, V IH minimální napětí logické jedničky na vstupu, V IL maximální napětí logické nuly na vstupu, I OH maximální proud z výstupu logického členu do zátěže při výstupu v logické jedničce, I OL maximální proud ze zátěže do výstupu logického členu v logické nule, V OH minimální napětí logické jedničky na výstupu, V OL maximální napětí logické nuly na výstupu, C i vstupní kapacita jednoho vstupu, t pd doba zpoždění při přechodu z nuly do jedničky a naopak. 29

28 Napět ové úrovně pro logické stavy v logických členech (TTL s napájením 5 V, CMOS 5 V a CMOS 1,8 V). 5V V CC 5V V CC 4,44 V OH TTL 3,5 V IH CMOS 2,4 2,0 V OH V IH 1,8V V CC 0,8 0,4 0 V IL V OL 1,5 0,5 0 V IL V OL 1,2 1,17 0,7 0,45 0 V OH V IH V IL V OL. 30

29 Zatěžování výstupu logického členu 5,5 5,0 u OH [V] 4,5 4,0 3,5 3,0 0 7, , 5 u OL [V] 1,2 1,2 0,9 0,6 0, ,5 15 i OH [ma] 22, 5 i OL [ma] 31

30 Zpoždění výstupu logického členu + 5 V + 5 V u [V] 5,0 0,0 5,0 0,0 5,0 0, t t pdlh pdhl t pdlh t pdhl 0,0 20,0 40,0 60,0 80,0 t [ns] 32

31 Důsledky zpoždění v kombinačním obvodu a.b + c a.b a.b a b c y = a.b + c y 33

32 Vlastnosti obvodů v různých technologických rodinách bipolární technologie, CMOS technologie, BICMOS rodiny s různým napájecím napětím kompatibilita 34

33 Rodiny logicky ch obvodu 35

34 Vývoj napájecích napětí 5 V Logic 3.3 V Logic V Logic V Logic V Logic 1.2 V Logic 0.8 V Logic 36

35 Kompatibilita technologií 5V V CC 5V V CC 4.44 V OH 3.5 V IH 3.3V V CC 2.4 V OH 2.0 V IH 2.5 V t 2.4 V OH 2.0 V IH 2.5V V CC 2.3 V OH 1.8V V CC 1.5 V t 0.8 V IL 0.4 V OL 0 GND 1.7 V IH 1.5 V IL 1.5 V t 1.2 V OH 1.2 V 1.17 V t IH 0.9 V t 0.8 V IL 0.0 V 0.7 V IL IL O.5 V OL 0.4 V OL 0.45 V OL 0.2 V OL 0 GND 0 GND 0 GND 0 GND 5-V TTL 5-V CMOS 3.3-V LVTTL 2.5-V CMOS 1.8-V CMOS 37

36 Kompatibilita technologií Is V OH higher than V IH? Is V OL less than V IL? R D 5 TTL 5 CMOS 5 TTL Yes Yes 5 CMOS 3 LVTTL 2.5 CMOS 1.8 CMOS No Yes Yes* Yes* Yes* Yes* Yes* Yes* D R 3LVTTL 2.5 CMOS Yes Yes No No Yes Yes Yes* Yes Yes* Yes* 1.8 CMOS No No No No Yes* * Requires V IH Tolerance 38

37 Polovodičové paměti s adresovým přístupem Permanentní paměti ROM, PROM, EPROM, EEPROM, Flash Statické paměti RAM Dynamické paměti RAM Polovodičové paměti s časovým přístupem LIFO FIFO 39

38 40

39 Výběr pamět ového místa binární adresou sloupce (bitové vodiče) výběr řádku 1. část pamět o zesilovače 2. část adresa data 41

40 Výběr řádku a sloupce 42

41 43

42 ROM (PROM) a EPROM U+ U+ R R R R adresa x adresa x data data plovoucí hradlo 44

43 Konstrukce MOS struktury s plovoucím hradlem 45

44 Čtení dat z permanentní paměti V CC V PP 11 8 A0-A10 VALID A0-A10 tavqv taxqx Q0-Q7 EP EP M2716 tglqv tehqz G G telqv tghqz Q0-Q7 DATA OUT Hi-Z V SS 46

45 PAMĚTI RAM RWM Adresový přístup (RAM Random = nahodilý, libovolný, Access = přístup, Memory = pamět ) Zápis a čtení v elektronické pamět ové buňce (RWM Read, Write, Memory ) Pamět závislá na napájecím napětí (volatile data = prchavá data:-) PRINCIP ULOŽENÍ DAT statická RAM bistabilní klopný obvod dynamická RAM pamět ový kondenzátor 47

46 Pamět ová buňka statické paměti RAM bistabilní klopný obvod W U DD T2 T4 T5 Q Q T6 T1 T3 bit bit 48

47 Pamět ová buňka dynamické paměti RAM pamět ový kondenzátor se spínačem výběr C T data 49

48 Paměti s časovým (neadresovým) přístupem k datům 50

Podobné dokumenty

Struktura a architektura počítačů (BI-SAP) 10

Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 10 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii