High Speed Digital Design & High Density Interconnect

Transkript

1 Design impedance, délky vodičů Řazení a elektronický význam vrstev PCB Impedance spojů na PCB Impedanční přizpůsobení, délky vodičů Příklady LVDS/PECL, USB, ethernet, DDR, wifi/blts...

2 dříve Elektronický přístroj nyní Znakový displej (mono) Pár tlačítek, LEDek RS232, Grafický displej Touchscreen Ethernet, USB, Wifi, HDMI... 51, Atmega, PIC... RAM/ROM/EEPROM 16MHz ARM 1GHz... DDR3 Obvody pro Ethernet, USB, Wifi, HDMI...

3 Impulzní spotřeba číslicových obvodů V DD V DD V DD V DD C d C d I P V OUT o I P V OUT I L C L I L C L GND HCMOS: 3.5ns V OUT t r I P ; ; t f t r ; ; t f t.. 5mA I L I P +I L ; ; ; ; ; ; ; ; t t t..

4 Řazení a elektronický význam vrstev DPS Každá signálová vrstva musí sousedit s vodivou plochou (GND/VCC) 2 S1+P G 4 S1 G P S2 6 S1 G S2 S3 P S4 6 S1 S2 G P S3 S4 6 S1 G S2 P G S3 8 S1 S2 G S3 S4 P S5 S6 8 S1 G S2 G P S3 G S4 10 S1 G S2 S3 G P S4 S5 G S6 Vodivá plocha snižuje parazitní indukčnost spojů o 50%!!!

5 Řazení a elektronický význam vrstev DPS 2 vrstvy: GND PWR SIGNAL... obyčejné číslicové desky, pozor na celistvost GND plochy Plocha smyčky SIGNAL GND 4 vrstvy:... rychlejší číslicové desky s větší hustotou spojů/součástek, signály Z 0 =50Ω, Z diff =100Ω Každá signálová vrstva musí sousedit s vodivou plochou (GND/VCC)

6 Řazení a elektronický význam vrstev DPS 2 vrstvy: 4 vrstvy:

7 Řazení a elektronický význam vrstev DPS 6vrstev:... vhodné pro High Speed Digital Design (např. DDR3) GND PWR SIGNAL 6vrstev:... technologicky přijatelnější vhodnější skladba pro laminaci Každá signálová vrstva musí sousedit s vodivou plochou (GND/VCC)

8 Řazení a elektronický význam vrstev DPS Konkrétní konfigurace závisejí na obvodových potřebách s přihlédnutím k technologickým možnostem 8 vrstev: GND PWR SIGNAL 10 vrstev: Každá signálová vrstva musí sousedit s vodivou plochou (GND/VCC)

9 Řazení a elektronický význam vrstev DPS Konkrétní konfigurace závisejí na obvodových potřebách s přihlédnutím k technologickým možnostem 12 vrstev: GND PWR SIGNAL 14 vrstev: 16 vrstev: Každá signálová vrstva musí sousedit s vodivou plochou (GND/VCC)

10 Návrh skladby vícevrstvých DPS Dvě technologická pravidla: Cu folie Laminát (prepreg) Jádro (core) Laminát (prepreg) Jádro (core) Laminát (prepreg) Jádro (core) Laminát (prepreg) Cu folie

11 Řazení a elektronický význam vrstev DPS Příklad pro 1mm BGA, 6 vrstvá deska TOP BGA,Signal In2 plocha GND In3 Signal Cu symetrie In4 Signal In5 plochapwr BOT CAP, pomocné spoje

12 Řazení a elektronický význam vrstev DPS Syndrom švýcarského sýra Pravidlo 20H

13 Impedance spojů na DPS Je li délka spoje srovnatelná svlnovou délkou signálu hovoříme o elektricky dlouhých spojích vedení srozprostřenými parametry impedance konečná rychlost šíření signálu Vakuum: c= m/s 1MHz λ = 300m 1GHz λ = 30cm FR4: v m/s 1MHz λ = 100m 1GHz λ = 10cm Z S = Z 0 = Z L

14 Impedance spojů na DPS Impedanční přizpůsobení Je li dvojnásobek zpoždění průchodu signálu větší, než trvání jeho náběžné nebo sestupné hrany, je nutné spoj impedančně přizpůsobit. L max t S ' 2 t pd

15 / / 0 l C l L Z s m l C l L c v r r / 1 m s l C l L v t pd / 1 m s l C l C t t d pd pd / / / 1 ' Impedance ideálního vedení Rychlost šíření signálu Zpoždění šíření signálu Vliv kapacitní zátěže High Speed Digital Design & High Density Interconnect Impedance spojů na DPS

16 Impedance spojů na DPS

17 Impedance spojů na DPS

18 High Speed Digital Design Návrh obvodů pracujícími s kmitočty, u nichž je délka spoje srovnatelná s vlnovou délkou přenášeného signálu LVDS PECL

19 High Speed Digital Design

20 High Speed Digital Design Stejné zpoždění všech paralelně vedoucích signálů Impedance vodičů zpravidla 50Ω. Impedance diferenčních párů zpravidla 100Ω.

21 High Speed Digital Design Stejné zpoždění paralelních párů Stejné zpoždění P a N vodičů v jednom páru

22 High Speed Digital Design Paralelní GND prokovy v místě přechodu dif. páru do jiné vrstvy >1GHz

23 High Speed Digital Design >1GHz GND prokovy paralelně v místě přechodu dif. páru do jiné vrstvy

24 Zpoždění šíření signálu t p MICROSTRIP h = 0,125 mm, w = 0,2 mm, s = 0,4 mm STRIPLINE h=0,3 mm, w=0,1 mm, s = 0,15 mm t p = 56 ps/cm v = m/s 1 GHz => λ = 17,8 cm pro Ɛ r = 4.5!! ROZDÍL!! t p = 71 ps/cm v = m/s 1 GHz => λ = 14,1 cm

25 Technika návrhu spojů rychlých obvodů Délka P a N vodičů v jednom dif. páru ΔL PN t f t r Dif. pár 1 Dif. pár 2 P N P N Dif. pár 2P N Dif. pár 1P N Δt Δt<< t r (t f )

26 Technika návrhu spojů rychlých obvodů Délka dif. párů ΔL 12 t f t r Dif. pár 1 Dif. pár 2 P N P N Dif. pár 2P N Dif. pár 1P N Δt Δt<< t r (t f )

27 Technika návrhu spojů rychlých obvodů t f t r P Dif. pár 1 N P Dif. pár 2 N Dif. pár 2P N Dif. pár 1P N Δt t p = 56 ps/cm t p = 71 ps/cm Δt<< t r (t f ) Příklady: LVDS t r (t f ) 200 ps => Δt 10 ps => ΔL 12 1,5 mm USB 2 t r (t f ) 500 ps => Δt 25 ps => ΔL 12 4 mm USB 3 t r (t f ) 200 ps => Δt 10 ps => ΔL 12 1,5 mm DDR t r (t f ) 160 ps => Δt 8 ps => ΔL 12 1,3 mm Konkrétní hodnoty tolerance délek spojů je nutné korigovat dle specifikací konkrétních obvodů.

28 LVDS High Speed Digital Design & High Density Interconnect

29 LVDS High Speed Digital Design & High Density Interconnect

30 LVDS Příklad LVDS Receiver Eye Diagramu H = 500ps/div, V = 100mV/div

31 LVDS Různá délka P a N vodičů v jednom páru ΔL PN LVDS1 LVDS2 P N P N Δt LVDS2 P N LVDS1 P N Δt<< t r (t f ) a t r (t f ) 200 ps => Δt 20 ps => ΔL PN 2 mm (t p = 0,1ns/cm)

32 LVDS Různá délka LVDS párůδl 12 LVDS1 LVDS2 P N P N Δt LVDS2 P N LVDS1 P N Δt<< t r (t f ) a t r (t f ) 200 ps => Δt 20 ps => ΔL 12 2 mm (t p = 0,1ns/cm)

33 PECL High Speed Digital Design & High Density Interconnect LVPECL1 P N LVPECL2 P N Δt Δt<< t r (t f ) a t r (t f ) 200 ps => Δt 20 ps => ΔL 2 mm (t p = 0,1ns/cm)

34 USB 2 High Speed Digital Design & High Density Interconnect Z 0 / Z dif 45/90 Ohm zpoždění signálu na DPS cca 0,1ns/cm USB 2 rychlost Δt ΔL D+D High Speed 480 Mbps 25 ps 2,5 mm Full Speed 12 Mbps 1 ns Low Speed 1,5 Mbps 10 ns

35 USB 2 High Speed Digital Design & High Density Interconnect Z 0 / Z dif 45/90 Ohm délka vodičů 4 5 inch max pod dif. párem nepřerušovaná GND vzdálenost dif. páru a jiných spojů > 3*s

36 USB 3 High Speed Digital Design & High Density Interconnect Z 0 / Z dif 45/90 Ohm zpoždění signálu na DPS cca 0,1ns/cm rychlost Δt ΔL D+D 480 Mbps 25ps 2,5mm 5 Gbps 2ps 0,2mm

37 USB 3 High Speed Digital Design & High Density Interconnect Z 0 / Z dif 45/90 Ohm délka vodičů 8 inch max AC Cap 100nF 0402 co nejblíž ke konektoru pod dif. párem nepřerušovaná GND vzdálenost dif. páru a jiných spojů > 3*s

38 Ethernet 10/100Mbit MDIO MDC nint digital GND chasis GND cca 50 MHz TXD[0..3] TXCLK TXER TXEN RXD[0..3] RXCLK RXDV PHY TxP TxN RxP RxN cca 125 MHz MAG RJ45 LED1,2 nrst

39 Ethernet 10/100Mbit MDIO MDC nint digital GND chasis GND cca 50 MHz TXD[0..3] TXCLK TXER TXEN RXD[0..3] RXCLK RXDV PHY TxP TxN RxP RxN cca 125 MHz RJ45 & MAG LED1,2 nrst

40 Ethernet 10/100Mbit

41 Ethernet 10/100Mbit Z dif =100Ω Rx..Tx +/ 9mm N..P +/ 1mm 15pF + Voltage Supressor

42 Ethernet 1Gbit GMII MDIO MDC nint digital GND chasis GND cca 125 MHz TXD[0..7] TXCLK TXER TXEN RXD[0..7] RXCLK RXDV PHY MDIAp MDIAn MDIBp MDIBn MDICp MDICn MDIDp MDIDn cca 125 MHz MAG RJ45 LED1,2 nrst

43 Ethernet 1Gbit

44 Ethernet 1Gbit

45 Ethernet 1Gbit Z dif =100Ω Rx..Tx +/ 9mm N..P +/ 0,5mm Z o =50Ω TXDxx +/ 2,5mm RXDxx +/ 2,5mm

46 POE 10/100Mbit

47 POE 1Gbit

48 DDR2 vs DDR3 DDR2 Balanced Line Topology DDR3 Fly By Architecture

49 DDR3 High Speed Digital Design & High Density Interconnect

53 DDR3 High Speed Digital Design & High Density Interconnect Minimum PCB Stackup(1) LAYER TYPE DESCRIPTION 1 Signal Top Signal Routing 2 Plane Ground FR4 3 Plane Split Power Plane 4 Signal Bottom Signal Routing (1) All signals that have critical signal integrity requirements should be routed first on layer 1. It may not be possible to route all of these signals on layer 1 which requires some to be routed on layer 4. The signal routes on layer 4 should not cross splits in the power plane. 6-layer PCB Stackup LAYER TYPE DESCRIPTION 1 Signal Top Signal Routing 2 Plane Ground 3 Signal IN3 Signal Routing FR4 4 Signal IN4 Signal Routing 5 Plane Split Power Plane 6 Signal Bottom Signal Routing Šířky spojů a tloušťky prepregů resp. core Z o = Ohm +/ 10%, Z diff = Ohm +/ 10%

54 DDR3 Blokování napájení Každý GND(PWR) BGA ball svůj via CAP 0402 z druhé strany desky u GND(PWR) via DDR3 signal non DDR3 signal Co nejkratší PWR a GND spoje ball via Co nejkratší PWR a GND spoje CAP via Kombinace 1nF (10nF) a 10uF kapacit Počet CAP a celková kapacita dle datasheetu PARAMETER MIN MAX UNIT X mils X2 600 mils Y 1500 mils Clearance non DDR3 signal to DDR3 signal 4w mils

55 DDR3 High Speed Digital Design & High Density Interconnect Rozdělení netů do tříd Clock Net Class NETs Signal Net Class CK DDR_CKp & DDR_CKn ADDR_CTRL NETs DDR_BA[2:0], DDR_A[15:0], DDR_CSn0, DDR_CASn, DDR_RASn, DDR_WEn, DDR_CKE, DDR_ODT DQS0 DDR_DQS0p & DDR_DQS0n DQ1 DDR_D[7:0], DDR_DQM0 DQS1 DDR_DQS1p & DDR_DQS1n DQ2 DDR_D[15:8], DDR_DQM1 Pro jednotlivé třídy jsou definována návrhová pravidla. Impedace spojů Délky spojů a jejich tolerance Izolační vzdálenosti

56 DDR3 High Speed Digital Design & High Density Interconnect A1+A2 max mils ΔA1+A2 max. 25 mils A3 max. 660 mils ΔA3 max. 25 mils AS ΔAS max. 100 mils max. 25 mils ΔCK to ADDR_CTRL +/ 50 mils CK to ADDR_CTRL spacing 3w ADDR_CTRL spacing 2w ADDR or CK to other DDR 3w AT max. 500 mils ΔAT ADD max. 100 mils ΔAT CK max. 5 mils

57 DDR3 ΔDQS[x] max. 5 mils ΔDQ[x] max. 25 mils Δ DQS[x] to DQ[x] 25 mils DQ[x] to DQ[x] spacing 2w DQS[x] to other DDR 3w DQ[x] to other DDR spacing 3w

62 DDR3 V REF a V TT V REF : w=20mils CAP 100nF ke každému pinu V TT : I TT dosahuje cca 300mA Plocha v okolí R TT Ke každým cca 4 R TT CAP 1nF..10nF Ke každým 8 R TT CAP 10uF

63 WIFI High Speed Digital Design & High Density Interconnect

64 Impedance zdroje, literatura Záhlava, V. : Návrh a konstrukce desek plošných spojů, BEN, Praha 2011 Mitzner, K.: Complete PCB Design Using OrCAD Capture and PCB Editor, Elsevier, 2009 LVDSownersmanual.pdf ug196.pdf USB2 a USB3 specification High Speed USB Design Guidelines Atmel AT85C51SND3Bx Application Note ksz9021rl rn_ds.pdf, DP83865.pdf, LAN8710A.pdf, lan9221.pdf an 139.pdf, an 189.pdf, AX88180_Gigabit_Ethernet_Application_Des.pdf LXT1000 Gigabit Ethernet Transceiver Design and Layout Guide snla056d.pdf, snoa464c.pdf, spma036b.pdf MT41K256M16HA 125_E.pdf, XAM3359AZCZ_ref_man.pdf, SPRS717F.pdf AN3940.pdf, sprabi1a.pdf MWI 2010 Transmission Line Modeling Software, Rogers Corporation