Vzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y Rovnicí y = x 1. Přiřazení signálů:
|
|
|
- Denis Jakub Bureš
- před 5 lety
- Počet zobrazení:
Transkript
1 Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y Rovnicí y = x 1. x 0 Přiřazení signálů: Tlačítko 0... x0... pin G12 Tlačítko 1... x1... pin C11 vstup vstup LED 0... y... pin M5 výstup Postup v prostředí ISE A7B14SAP Struktura a architektura počítačů 1 / 45
2 Otevření nového projektu. Založení nového projektu. A7B14SAP Struktura a architektura počítačů 2 / 45
3 Založení projektu navod_ Definovat jméno projektu. 2. Vybrat pracovní adresář. 3. Stručná charakteristika projektu. (není nutné) 4. Volba typu zdrojového souboru: 4.1. Schematic, 4.2. HDL, 4.3. atd. 5. Po nastavení. A7B14SAP Struktura a architektura počítačů 3 / 45
4 Volba typu obvodu. Po nastavení. A7B14SAP Struktura a architektura počítačů 4 / 45
5 Rekapitulace dat projektu. Dokončení založení projektu. A7B14SAP Struktura a architektura počítačů 5 / 45
6 Start projektu v ISE. Požadavek na vytvoření nového souboru A7B14SAP Struktura a architektura počítačů 6 / 45
7 Založení kořenového zdrojového souboru. 1. Volba typu zdrojového souboru. 2. Zadání jména souboru. 3. Po nastavení. A7B14SAP Struktura a architektura počítačů 7 / 45
8 Založení kořenového zdrojového souboru rekapitulace. Vytvoření souboru. A7B14SAP Struktura a architektura počítačů 8 / 45
9 Stav projektu v ISE po založení zdrojového souboru. Volba zdrojového souboru. A7B14SAP Struktura a architektura počítačů 9 / 45
10 Tvorba zdrojového souboru. Editace rozměrů kreslící plochy (A3, A4,..). A7B14SAP Struktura a architektura počítačů 10 / 45
11 Tvorba zdrojového souboru. Editace a posun grafických prvků. Propojovací vodič. V/V porty. Vkládání logických bloků. Přepnutí do okna volby logických komponentů. A7B14SAP Struktura a architektura počítačů 11 / 45
12 Tvorba zdrojového souboru. Okno volby skupiny logických prvků. Okno volby logického prvku. A7B14SAP Struktura a architektura počítačů 12 / 45
13 Tvorba zdrojového souboru. 1. Editační režim práce. 2. Klikem na symbol rozhraní se aktivuje okno editace rozhraní. A7B14SAP Struktura a architektura počítačů 13 / 45
14 Tvorba zdrojového souboru. Klikem na tento symbol přepneme okno editace. A7B14SAP Struktura a architektura počítačů 14 / 45
15 Tvorba zdrojového souboru. Definujeme označení přijatelné pro uživatele. Okno uzavřeme. Postupně přejmenujeme všechny symboly rozhraní. A7B14SAP Struktura a architektura počítačů 15 / 45
16 Tvorba zdrojového souboru. Pro další práci na projektu přepneme do záložky Design. A7B14SAP Struktura a architektura počítačů 16 / 45
17 Přiřazení PINů obvodu k příslušným signálům prostřednictvím souboru *.UCF. Požadavek na kopírování a připojení souboru do projektu. A7B14SAP Struktura a architektura počítačů 17 / 45
18 Nalezení, kopírování a připojení souboru *.UCF do projektu. Nalezení souboru *.UCF v zadaném adresáři. Provedu kopírování a připojení souboru. A7B14SAP Struktura a architektura počítačů 18 / 45
19 Kontrola, kopírování a připojeni souboru do projektu. Dokončení kopírování a připojení. A7B14SAP Struktura a architektura počítačů 19 / 45
20 Úprava souboru popisu PINů obvodu. Volba souboru *.UCF. Klikem na symbol se otevře okno textové editace souboru *.UCF. A7B14SAP Struktura a architektura počítačů 20 / 45
21 Otevření textového editoru. A7B14SAP Struktura a architektura počítačů 21 / 45
22 Vzorový soubor přiřazení některých pinů na přípravku BASYS 2 pro předmět Y14SAP. # Vstup: hodin NET "clk_1hz" LOC = C8 IOSTANDARD = LVCMOS33; NET "clk_50mhz" LOC = B8 IOSTANDARD = LVCMOS33; NET "clk_50mhz" SLEW = FAST; NET "clk_50mhz" CLOCK_DEDICATED_ROUTE = FALSE; NET "clk_50mhz" TNM_NET = clk_50mhz; TIMESPEC TS_clk_50MHz = PERIOD "clk_50mhz" 20 ns HIGH 50 %; # Vstup: PREPINACE NET "sw_0" LOC = P11 IOSTANDARD = LVCMOS33; NET "sw_1" LOC = L3 IOSTANDARD = LVCMOS33; NET "sw_2" LOC = K3 IOSTANDARD = LVCMOS33; NET "sw_3" LOC = B4 IOSTANDARD = LVCMOS33; NET "sw_4" LOC = G3 IOSTANDARD = LVCMOS33; NET "sw_5" LOC = F3 IOSTANDARD = LVCMOS33; NET "sw_6" LOC = E2 IOSTANDARD = LVCMOS33; NET "sw_7" LOC = N3 IOSTANDARD = LVCMOS33; # Vstup: TLACITKA NET "btn_0" LOC = G12 IOSTANDARD = LVCMOS33; NET "btn_1" LOC = C11 IOSTANDARD = LVCMOS33; NET "btn_2" LOC = M4 IOSTANDARD = LVCMOS33; NET "btn_3" LOC = A7 IOSTANDARD = LVCMOS33; # Vystup: LED diody na cislici zobrazovace NET "ca" LOC = L14 IOSTANDARD = LVCMOS33; NET "cb" LOC = H12 IOSTANDARD = LVCMOS33; NET "cc" LOC = N14 IOSTANDARD = LVCMOS33; NET "cd" LOC = N11 IOSTANDARD = LVCMOS33; NET "ce" LOC = P12 IOSTANDARD = LVCMOS33; NET "cf" LOC = L13 IOSTANDARD = LVCMOS33; NET "cg" LOC = M12 IOSTANDARD = LVCMOS33; NET "dp" LOC = N13 IOSTANDARD = LVCMOS33; # Vystup: Volba cislice v zobrazovaci NET "an_0" LOC = F12 IOSTANDARD = LVCMOS33; NET "an_1" LOC = J12 IOSTANDARD = LVCMOS33; NET "an_2" LOC = M13 IOSTANDARD = LVCMOS33; NET "an_3" LOC = K14 IOSTANDARD = LVCMOS33; # Vystup: LED diody u prepinacu NET "ld_0" LOC = M5 IOSTANDARD = LVCMOS33; NET "ld_1" LOC = M11 IOSTANDARD = LVCMOS33; NET "ld_2" LOC = P7 IOSTANDARD = LVCMOS33; NET "ld_3" LOC = P6 IOSTANDARD = LVCMOS33; NET "ld_4" LOC = N5 IOSTANDARD = LVCMOS33; NET "ld_5" LOC = N4 IOSTANDARD = LVCMOS33; NET "ld_6" LOC = P4 IOSTANDARD = LVCMOS33; NET "ld_7" LOC = G1 IOSTANDARD = LVCMOS33; Stručný popis souboru definice přiřazení PINů. # jednořádkový komentář, Popis významu přiřazovacího výrazu. NET "jménosignálu" LOC = označenípinu IOSTANDARD = typportu; Při provádění editace pro konkrétní úlohu budou nevyužité řádky v definičním souboru transformovány (převedeny) pomocí znaku " # " na jednořádkový komentář nebo budou ze souboru příslušné řádky odstraněny. Jména signálů musí být sjednocena mezi souborem *.UCF a zdrojovým souborem popisu logické funkce. A7B14SAP Struktura a architektura počítačů 22 / 45
23 Přiřazení PINů obvodu u vzorového příkladu k příslušným signálům. Obsah souboru *.UCF # Vstup: TLACITKA NET X0 LOC = G12 IOSTANDARD = LVCMOS33; # oznaceni na desce btn_0 NET X1 LOC = C11 IOSTANDARD = LVCMOS33; # oznaceni na desce btn_1 # Vystup: LED diody u prepinacu NET Y LOC = M5 IOSTANDARD = LVCMOS33; # oznaceni na desce ld_0 A7B14SAP Struktura a architektura počítačů 23 / 45
24 Překlad zdrojového souboru. 1.) Spuštění překladu. 1.1.) Překlad ze zdrojů do logického a technologického schématu, 1.2.) následně implementace návrhu do předepsaného obvodu. nebo Postupná volba překladu ze zdrojové podoby do logického a technologického schématu a po úspěšném překladu následuje volba implementace návrhu. A7B14SAP Struktura a architektura počítačů 24 / 45
25 Překlad zdrojového souboru. Zobrazení technologického schématu. A7B14SAP Struktura a architektura počítačů 25 / 45
26 Překlad zdrojového souboru technologické schéma. A7B14SAP Struktura a architektura počítačů 26 / 45
27 Překlad zdrojového souboru - technologické schéma. Zobrazení podrobného technologického schématu. A7B14SAP Struktura a architektura počítačů 27 / 45
28 Překlad zdrojového souboru - technologické schéma. A7B14SAP Struktura a architektura počítačů 28 / 45
29 Simulace logické funkce obvodu behaviorální simulace. 1. Přepnutí do simulace logické funkce. 2. Volba Behavioral simulace. 3. Vytvořit soubor popisu průběhu simulace. A7B14SAP Struktura a architektura počítačů 29 / 45
30 Simulace logické funkce obvodu Založení testovacího souboru ve formátu VHDL. 1. Volba typu souboru. VHDL Test Bench 2. Zadání jména testovacího souboru. 3. Další krok. A7B14SAP Struktura a architektura počítačů 30 / 45
31 Simulace logické funkce obvodu Přiřazení testovaného s testujícím souborem. 1. Volba testovaného souboru. 2. Další krok. A7B14SAP Struktura a architektura počítačů 31 / 45
32 Simulace logické funkce obvodu rekapitulace. A7B14SAP Struktura a architektura počítačů 32 / 45
33 Simulace logické funkce obvodu Připojení testovacího souboru do projektu. Připojený souboru do projektu. A7B14SAP Struktura a architektura počítačů 33 / 45
34 Simulace logické funkce obvodu Spuštění editoru pro soubory ve formátu VHDL. Vložení testovací posloupnosti vstupních signálů. A7B14SAP Struktura a architektura počítačů 34 / 45
35 Simulace logické funkce obvodu ukázka souboru VHDL popisujícího připojení a časový průběh vstupních signálů pro testování vlastností logické funkce. LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.numeric_std.all; LIBRARY UNISIM; USE UNISIM.Vcomponents.ALL; ENTITY navod_1_navod_1_sch_tb IS END navod_1_navod_1_sch_tb; ARCHITECTURE behavioral OF navod_1_navod_1_sch_tb IS COMPONENT navod_1 PORT( Y : OUT STD_LOGIC; X0 : IN STD_LOGIC; X1 : IN STD_LOGIC); END COMPONENT; SIGNAL VYSTUP : STD_LOGIC; SIGNAL VSTUP_A : STD_LOGIC; SIGNAL VSTUP_B : STD_LOGIC; BEGIN UUT: navod_1 PORT MAP( Y => VYSTUP, X0 => VSTUP_A, X1 => VSTUP_B ); -- *** Test Bench - User Defined Section *** tb : PROCESS BEGIN Rozhranní simulované komponenty. Připojení vstupních signálů ke komponentě. VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -- VSTUP_A <= '1'; VSTUP_B <= '0'; wait for 20ns; -- VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -- VSTUP_A <= '0'; VSTUP_B <= '1'; wait for 20ns; -- VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -- VSTUP_A <= '1'; VSTUP_B <= '1'; wait for 20ns; -- VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -- WAIT; -- will wait forever END PROCESS; -- *** End Test Bench - User Defined Section *** END; Definování časového průběhu vstupních signálů. A7B14SAP Struktura a architektura počítačů 35 / 45
36 Simulace logické funkce obvodu. Po doplnění časové posloupnosti vstupních signálů do logického obvodu se provede: 1. Volba logické simulace Behavioral. 2. Soubor popisující časový průběh vstupních signálů je připraven. 3. Kontrola správnosti testovacího souboru Spuštění simulace start programu ISim Spuštění simulace. A7B14SAP Struktura a architektura počítačů 36 / 45
37 Simulace logické funkce obvodu GUI prostředí programu ISim. Časový průběh vstupních a výstupních logických signálu. A. Zobrazení celého průběhu simulace. Zobrazení celé časové osy. B. Aktivní signály. např.: Pro detekci náběžné (sestupné) hrany. C. Ikony přesunu časové značky na začátek (konec) simulace. D. Ikony přesunu časové značky na náběžné a sestupné hrany aktivních signálů. A7B14SAP Struktura a architektura počítačů 37 / 45
38 Simulace logické funkce obvodu. Program ISim umožňuje např. následující funkce: a.) Resetů simulace, b.) Start simulace, c.) Nastaveni bodu zastavení simulace Breakpoint, d.) Uložení zvolené konfigurace simulačního programu, atd. A7B14SAP Struktura a architektura počítačů 38 / 45
39 Časová simulace logické funkce obvodu Post Route simulace. 1. Volba logické simulace Post-Route. 2. Soubor popisující časový průběh vstupních signálů je připraven a převzat ze simulace Behavioral. 3. Kontrola správnosti testovacího souboru Spuštění simulace start programu ISim Spuštění simulace. A7B14SAP Struktura a architektura počítačů 39 / 45
40 Časová simulace logické funkce obvodu Je využit identický soubor definující časový průběh vstupů jako u logické simulace obvodu a také identický soubor konfigurace simulátoru ISim. Simulace respektuje časové zpoždění signálů v obvodu. Zpoždění signálu průchodem logickou funkcí je t = 6,015 [ns]. A7B14SAP Struktura a architektura počítačů 40 / 45
41 Překlad zdrojového souboru. Generování souboru konfigurace příslušného obvodu FPGA. A7B14SAP Struktura a architektura počítačů 41 / 45
42 Spuštění programu Adept. Postup: 1. Připojit desku přípravku BASYS 2 prostřednictvím USB kabelu k PC. 2. Přepnout přepínač SW8 do polohy ON. 3. Spustit program Adept. Program sám identifikuje typ připojeného přípravku a příslušné obvody na přípravku. A7B14SAP Struktura a architektura počítačů 42 / 45
43 Práce s programem Adept. Identifikace přípravku. Identifikace instalovaného obvodu FPGA. Identifikace instalované konfigurační paměti pro obvod FPGA. Vyhledání a volba konfiguračního souboru *.BIT. Např.: navod_01.bit A7B14SAP Struktura a architektura počítačů 43 / 45
44 Práce s programem Adept. Spuštění konfigurace obvodu FPGA zadaným souborem. Aktuální konfigurační soubor. A7B14SAP Struktura a architektura počítačů 44 / 45
45 Ověření funkce na přípravku BASYS 2. A7B14SAP Struktura a architektura počítačů 45 / 45
Vzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y. Rovnicí y = x 1. x 0. Přiřazení signálů: ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y 0 0 0 0 1 0 1 0 0 1 1 1 Rovnicí
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Realizace kombinačních logických funkcí Realizace kombinační logické funkce = sestavení zapojení obvodu, který ze vstupních proměnných vytvoří výstupní proměnné
Koncept pokročilého návrhu ve VHDL. INP - cvičení 2
Koncept pokročilého návrhu ve VHDL INP - cvičení 2 architecture behv of Cnt is process (CLK,RST,CE) variable value: std_logic_vector(3 downto 0 if (RST = '1') then value := (others => '0' elsif (CLK'event
Práce v návrhovém prostředí Xilinx ISE WebPack 12 BDOM UMEL FEKT Šteffan Pavel
Práce v návrhovém prostředí Xilinx ISE WebPack 12 BDOM 12.3.2011 UMEL FEKT Šteffan Pavel Obsah 1 Spuštění návrhového prostředí...3 2 Otevření projektu...3 3 Tvorba elektrického schématu...6 4 Přiřazení
Cíle. Teoretický úvod. BDIO - Digitální obvody Ústav mikroelektroniky Základní logická hradla, Booleova algebra, De Morganovy zákony Student
Předmět Ústav Úloha č. DIO - Digitální obvody Ústav mikroelektroniky Základní logická hradla, ooleova algebra, De Morganovy zákony Student Cíle Porozumění základním logickým hradlům NND, NOR a dalším,
Práce v návrhovém prostředí Xilinx ISE WebPack 10.1 BDOM UMEL FEKT Šteffan Pavel
Práce v návrhovém prostředí Xilinx ISE WebPack 10.1 BDOM 17.3.2009 UMEL FEKT Šteffan Pavel Obsah 1 Spuštění návrhového prostředí... 3 2 Otevření projektu... 3 3 Tvorba elektrického schématu... 6 4 Přiřazení
Práce v návrhovém prostředí Xilinx ISE WebPack 9.2i
Práce v návrhovém prostředí Xilinx ISE WebPack 9.2i 1 Spuštění návrhového prostředí Spusťte návrhové prostředí Xilinx ISE 9.2 pomoci ikony na ploše Xilinx ISE 9.2. 2 Otevření projektu a. Klikněte na položku
Návod k obsluze výukové desky CPLD
Návod k obsluze výukové desky CPLD FEKT Brno 2008 Obsah 1 Úvod... 3 2 Popis desky... 4 2.1 Hodinový signál... 5 2.2 7- Segmentový displej... 5 2.3 LED zobrazení... 6 2.4 Přepínače... 6 2.5 PORT 1 - Externí
1. Seznamte se s výukovou platformou FITkit (http://merlin.fit.vutbr.cz/fitkit/).
Zadání: Fakulta informačních technologií VUT v Brně Ústav počítačových systémů Technika personálních počítačů, cvičení ITP FITkit Řízení 7mi-segmentového displeje Úloha č. 3. 1. Seznamte se s výukovou
Návrh. číslicových obvodů
Návrh číslicových obvodů SW Aritmetika HW Periférie CPU function AddSub(a,b,s); var c; a b k k a+b mpx c if (s==1) c=a+b; else c=a-b; a-b return c; End; PAMĚŤ s Princip: univerzální stroj Výhoda: univerzalita
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Stavové automaty enkódování Proces, který rozhoduje kolik paměťových prvků bude využito v paměťové části. Binární enkódování je nejpoužívanější. j počet stavů
... sekvenční výstupy. Obr. 1: Obecné schéma stavového automatu
Předmět Ústav Úloha č. 10 BDIO - Digitální obvody Ústav mikroelektroniky Komplexní příklad - návrh řídicí logiky pro jednoduchý nápojový automat, kombinační + sekvenční logika (stavové automaty) Student
Úvod do vývojového prostředí Xilinx WebPack. Petr Hampl
Úvod do vývojového prostředí Xilinx WebPack Petr Hampl Autor: Petr Hampl Název díla: Úvod do vývojového prostředí Xilinx WebPack Zpracoval(a): České vysoké učení technické v Praze Fakulta elektrotechnická
Tlačítka. Konektor programování
Programovatelné logické pole Programovatelné logické pole jsou široce využívanou a efektivní cestou pro realizaci rozsáhlých kombinačních a sekvenčních logických obvodů. Jejich hlavní výhodou je vysoký
Cíle. Teoretický úvod
Předmět Ú Úloha č. 7 BIO - igitální obvody Ú mikroelektroniky Sekvenční logika návrh asynchronních a synchronních binárních čítačů, výhody a nevýhody, využití Student Cíle Funkce čítačů a použití v digitálních
Úvod do jazyka VHDL. Jan Kořenek korenek@fit.vutbr.cz. Návrh číslicových systémů 2007-2008
Úvod do jazyka VHDL Návrh číslicových systémů 2007-2008 Jan Kořenek korenek@fit.vutbr.cz Jak popsat číslicový obvod Slovně Navrhněte (číslicový) obvod, který spočte sumu všech členů dané posloupnosti slovní
12. VHDL pro verifikaci - Testbench I
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti 12. VHDL pro verifikaci - Testbench I Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních
Vývojové prostředí,průvodce novou aplikací
Vývojové prostředí,průvodce novou aplikací Realizace praktických úloh zaměřených na dovednosti v oblastech: Vývojové prostředí programu Control Web 2000 Vytvoření jednoduchého technologického schéma pomocí
Příklady popisu základních obvodů ve VHDL
Příklady popisu základních obvodů ve VHDL INP - cvičení 2 Michal Bidlo, 2008 bidlom@fit.vutbr.cz entity Circuit is port ( -- rozhraní obvodu ); end Circuit; Proces architecture Behavioral of Circuit is
Vytvoření nového projektu ve vývojovém prostředí Quartus II Version 9.1 Servise Pack 2
Vytvoření nového projektu ve vývojovém prostředí Quartus II Version 9.1 Servise Pack 2 Nový projekt vytvoříme volbou New Project Wizard: Introduction z menu File, po které se objeví úvodní okno (obr. 1).
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Klopné obvody jsou nejjednodušší sekvenční součástky Záleží na předcházejícím stavu Asynchronní klopné obvody reagují na změny vstupu okamžitě Synchronní
Příklad č. 1 Přepis informace ze vstupů (SW0 až SW3) na ledky (LEDG0 až LEDG3)
VHAD - Návod k VHDL hadovi Obsah Příklad č. 1 Přepis informace ze vstupů (SW0 až SW3) na ledky (LEDG0 až LEDG3)... 1 Příklad č. 2 Blikající LED... 3 Příklad č. 3 Časovač 1s... 4 Příklad č. 4 Had 8 x LED
Souhrn Apendixu A doporučení VHDL
Fakulta elektrotechniky a informatiky Univerzita Pardubice Souhrn Apendixu A doporučení VHDL Práce ke zkoušce z předmětu Programovatelné logické obvody Jméno: Jiří Paar Datum: 17. 2. 2010 Poznámka k jazyku
2. Entity, Architecture, Process
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
Vzorový příklad pro práci v prostředí MPLAB Zadání: Vytvořte program, který v intervalu 200ms točí doleva obsah registru reg, a který při stisku tlačítka RB0 nastaví bit 0 v registru reg na hodnotu 1.
Stručný postup k použití programu PL7 Junior (programování TSX Micro)
Stručný postup k použití programu PL7 Junior (programování TSX Micro) 1. Připojení PLC TSX Micro k počítači Kabel, trvale zapojený ke konektoru TER PLC, je nutné zapojit na sériový port PC. 2. Spuštění
2.2 Acronis True Image 19
Obsah Kniha první Acronis True Image 9.0 1. Úvod 15 1.1 Co je Acronis True Image? 15 1.2 Co je nového v aplikaci Acronis True Image 9.0? 15 1.3 Jaký je rozdíl mezi zálohami a diskovými obrazy disků/diskových
Úloha 9. Stavové automaty: grafická a textová forma stavového diagramu, příklad: detektory posloupností bitů.
Úloha 9. Stavové automaty: grafická a textová forma ového diagramu, příklad: detektory posloupností bitů. Zadání 1. Navrhněte detektor posloupnosti 1011 jako ový automat s klopnými obvody typu. 2. Navržený
Příloha č. I: Schéma zapojení vývojové desky PVK-PRO
Příloha č. I: Schéma zapojení vývojové desky PVK-PRO Schéma zapojení vývojové desky PVK-PRO (http://poli.cs.vsb.cz/edu/arp/down/pvk-pro.png) Příloha č. III: Organizace registrů v bankách PIC 16F84 Příloha
Pokročilé využití jazyka VHDL. Pavel Lafata
Pokročilé využití jazyka VHDL Pavel Lafata Autor: Pavel Lafata Název díla: Pokročilé využití jazyka VHDL Zpracoval(a): České vysoké učení technické v Praze Fakulta elektrotechnická Kontaktní adresa: Technická
Sčítačky Válcový posouvač. Demonstrační cvičení 6
Sčítačky Válcový posouvač INP Demonstrační cvičení 6 Poloviční sčítačka (Half Adder) A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 A B HA S C S: A C: A 0 1 0 0 1 0 B 0 1 B S
PROGRAMOVATELNÁ LOGICKÁ POLE A JAZYKY HDL
PROGRAMOVATELNÁ LOGICKÁ POLE A JAZYKY HDL Doc. Ing. Jaromír Kolouch, CSc. Ústav radioelektroniky FEKT VUT v Brně, Purkyňova 118, kolouch@feec.vutbr.cz Přednáška má přinést informaci o současném stavu v
Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
Násobičky, Boothovo překódování. Demonstrační cvičení 7
Násobičky, Boothovo překódování INP Demonstrační cvičení 7 Obsah Princip násobení Sekvenční a kombinační násobička Kombinační násobičky ve VHDL Násobení se znaménkem (FX) Boothovo překódování, VHDL Násobení
Číslicové obvody a jazyk VHDL
Číslicové obvody a jazyk VHDL Návrh počítačových systémů 2007-2008 Jan Kořenek korenek@fit.vutbr.cz Proč HW realizace algoritmu Vyšší rychlost paralelní nebo zřetězené zpracování, přizpůsobení výpočetních
PROGRAMOVATELNÉ LOGICKÉ OBVODY
PROGRAMOVATELNÉ LOGICKÉ OBVODY (PROGRAMMABLE LOGIC DEVICE PLD) Programovatelné logické obvody jsou číslicové obvody, jejichž logická funkce může být programována uživatelem. Výhody: snížení počtu integrovaných
Návrh ovládání zdroje ATX
Návrh ovládání zdroje ATX Zapínání a vypínání PC zdroj ATX se zapíná spojením řídicího signálu \PS_ON se zemí zapnutí PC stiskem tlačítka POWER vypnutí PC (hardwarové) stiskem tlačítka POWER a jeho podržením
UniLog-D. v1.01 návod k obsluze software. Strana 1
UniLog-D v1.01 návod k obsluze software Strana 1 UniLog-D je PC program, který slouží k přípravě karty pro záznam událostí aplikací přístroje M-BOX, dále pak k prohlížení, vyhodnocení a exportům zaznamenaných
NÁVOD K OBSLUZE konfigurační SW CS-484
NÁVOD K OBSLUZE konfigurační SW CS-484 OBSAH 1. Popis 2. Propojení modulu s PC 3. Instalace a spuštění programu CS-484 4. POPIS JEDNOTLIVÝCH ZÁLOŽEK 4.1. Připojení 4.1.1 Připojení modulu 4.2. Nastavení
Profilová část maturitní zkoušky 2014/2015
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2014/2015 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika
Popis programu: Popis přípon důležitých souborů: *.qpf projektový soubor Quartusu
Software Quartus II Popis programu: Quartus II Web Edition je označení bezplatného software, s jehož pomocí lze napsat, zkompilovat, odsimulovat a naprogramovat FPGA a CPLD obvody firmy Altera. Cílem tohoto
Jazyk VHDL konstanty, signály a proměnné. Jazyk VHDL paralelní a sekvenční doména. Kurz A0B38FPGA Aplikace hradlových polí
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Jazyk VHDL konstanty, signály a proměnné Jazyk VHDL paralelní a sekvenční doména Kurz A0B38FPGA
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Základní invertor v technologii CMOS dva tranzistory: T1 vodivostní kanál typ N T2 vodivostní kanál typ P při u VST = H nebo L je klidový proud velmi malý
MANUÁL VÝPOČTOVÉHO SYSTÉMU W2E (WASTE-TO-ENERGY)
MANUÁL VÝPOČTOVÉHO SYSTÉMU W2E (WASTE-TO-ENERGY) 0 1. PRACOVNÍ PLOCHA Uspořádání a vzhled pracovní plochy, se kterým se uživatel během práce může setkat, zobrazuje obr. 1. Obr. 1: Uspořádání pracovní plochy
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Obvody s třístavovým výstupem dva tranzistory: vodivostní kanál typ N vodivostní kanál typ P X CS 3 stavový sa výstup Y P logika X 3 stavový výstup W N CS
Cíle. Teoretický úvod. BDIO - Digitální obvody Ústav mikroelektroniky Sekvenční logika - debouncer, čítače, měření doby stisknutí tlačítka Student
Předmět Ústav Úloha č. 9 BIO - igitální obvody Ústav mikroelektroniky Sekvenční logika - debouncer, čítače, měření doby stisknutí tlačítka Student Cíle Pochopení funkce obvodu pro odstranění zákmitů na
IM Instalace síťové verze SprutCAM. 1Nastavení serveru Vlastní instalace serveru...2 3Nastavení uživatelského počítače...
IM 13.001 Instalace síťové verze Obsah 1Nastavení serveru... 1 2Vlastní instalace serveru...2 3Nastavení uživatelského počítače...6 1 Nastavení serveru 1. Informace o licencích jsou vloženy do licenčního
9. Rozšiřující desky Evb_Display a Evb_keyboard
9. Rozšiřující desky Evb_Display a Evb_keyboard Čas ke studiu: 2-3 hodiny Cíl Po prostudování tohoto odstavce budete něco vědět o Výklad Zobrazovacích displejích Principu činnosti a programování čtyřřádkového
U Úvod do modelování a simulace systémů
U Úvod do modelování a simulace systémů Vyšetřování rozsáhlých soustav mnohdy nelze provádět analytickým výpočtem.často je nutné zkoumat chování zařízení v mezních situacích, do kterých se skutečné zařízení
CCTV Tester Uživatelský manuál ver. 2.2.1.0 Požadavky na systém
1/9 CCTV Tester Uživatelský manuál ver. 2.2.1.0 Požadavky na systém - Windows XP, Windows Vista, Windows 7 - Volný port USB -.NET Framework 3.5 2/9 CCTV Tester - popis připojení HW 1.) Připojte CCTV tester
2015 GEOVAP, spol. s r. o. Všechna práva vyhrazena.
2015 GEOVAP, spol. s r. o. Všechna práva vyhrazena. GEOVAP, spol. s r. o. Čechovo nábřeží 1790 530 03 Pardubice Česká republika +420 466 024 618 http://www.geovap.cz V dokumentu použité názvy programových
Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
Profilová část maturitní zkoušky 2015/2016
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2015/2016 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika
Panel IPP. Ovladač řídící jednotka
Panel IPP Ovladač řídící jednotka Zobrazování plánu směny, plánu v čase a skutečně vyrobených výrobků Tempo výroby - výpočet průměru časů mezi výrobky Zobrazení přesného času a přestávek Funkce ovladače
REG10 návod k instalaci a použití 2.část Univerzální časovač a čítač AVC/ 02
Programovatelná řídící jednotka REG10 návod k instalaci a použití 2.část Univerzální časovač a čítač AVC/ 02 1 Obsah: 1. Obecný popis... 3 1.1 Popis programu... 3 1.2 Vstupní vyhodnocované hodnoty... 3
Virtualizace v architekturě počítačů Virtualization in architecture of computers
Virtualizace v architekturě počítačů Virtualization in architecture of computers Michal Bílek * Abstrakt Vysoká škola polytechnická v Jihlavě využívá pro výuku odborných předmětů různé modely a virtualizace.
Kódy pro odstranění redundance, pro zabezpečení proti chybám. Demonstrační cvičení 5 INP
Kódy pro odstranění redundance, pro zabezpečení proti chybám Demonstrační cvičení 5 INP Princip kódování, pojmy Tady potřebujeme informaci zabezpečit, utajit apod. zpráva 000 111 000 0 1 0... kodér dekodér
VComNet uživatelská příručka. VComNet. Uživatelská příručka Úvod. Vlastnosti aplikace. Blokové schéma. «library» MetelCom LAN
VComNet Uživatelská příručka Úvod Aplikace VComNet je určena pro realizaci komunikace aplikací běžících na operačním systému Windows se zařízeními, které jsou připojeny pomocí datové sběrnice RS485 (RS422/RS232)
Programovací stanice itnc 530
Programovací stanice itnc 530 Základy programování výroby jednoduchých součástí na CNC frézce s řídícím systémem HEIDENHAIN VOŠ a SPŠE Plzeň 2011 / 2012 Ing. Lubomír Nový Stanice itnc 530 a možnosti jejího
Návrh základních kombinačních obvodů: dekodér, enkodér, multiplexor, demultiplexor
Předmět Ústv Úloh č. 2 BDIO - Digitální obvody Ústv mikroelektroniky Návrh zákldních kombinčních obvodů: dekodér, enkodér, multiplexor, demultiplexor Student Cíle Porozumění logickým obvodům typu dekodér,
PCKIT LPT MODUL SBĚRNICE IOBUS PRO PC LPT. Příručka uživatele. Střešovická 49, Praha 6, s o f c o s o f c o n.
PCKIT LPT MODUL SBĚRNICE IOBUS PRO PC LPT Příručka uživatele Střešovická 49, 162 00 Praha 6, e-mail: s o f c o n @ s o f c o n. c z tel./fax : (02) 20 61 03 48 / (02) 20 18 04 54, http :// w w w. s o f
ZOBRAZOVACÍ ZAŘÍZENÍ DIS2351C1R4
ZOBRAZOVACÍ ZAŘÍZENÍ DIS2351C1R4 www.aterm.cz [1] Obsah 1. Úvod...3 2. Popis zobrazovacího zařízení...4 3. Bezpečnostní opatření...5 4. Technické parametry...5 5. Příloha 1: připojení svorek...7 6. Příloha
Informace o produktu Instalace programu MMS 3910 W. Konfigurační sada. Datum Platí pro Konfiguarční program MMS 3910W Version 2.01 f.f.
MMS Informace o produktu Instalace programu MMS 3910 W Konfigurační sada Datum 14.04.2005 Platí pro Konfiguarční program MMS 3910W Version 2.01 f.f. 6540-00019 První vydání Upozornění Při veškeré korespondenci
B. TVORBA DOKUMENTACE NA PC- EAGLE
B. TVORBA DOKUMENTACE NA PC- EAGLE Návrhový systém EAGLE se skládá ze tří modulů, které nám umožní zpracovat základní dokumentaci k elektronickému obvodu: 1. návrh schématu - schématický editor - SCH E,
PERTINAX6 NÁSTROJ PRO PROGRAMOVÁNÍ ŘÍDICÍCH STANIC ZAT
PERTINAX6 NÁSTROJ PRO PROGRAMOVÁNÍ ŘÍDICÍCH STANIC ZAT PERTINAX6 jednotný programovací prostředek pro procesní stanice v systémech ZAT základem systému je projekt, který zahrnuje vlastnosti HW i SW správa
Zpravodaj. Uživatelská příručka. Verze
Zpravodaj Uživatelská příručka Verze 02.01.02 1. Úvod... 3 2. Jak číst tuto příručku... 4 3. Funkčnost... 5 3.1. Seznam zpráv... 5 4. Ovládání programu... 6 4.1. Hlavní okno serveru... 6 4.2. Seznam zpráv...
7. Popis konečného automatu
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš
Záznam dat Úvod Záznam dat zahrnuje tři základní funkce: Záznam dat v prostředí třídy Záznam dat s MINDSTORMS NXT
Úvod Záznam dat umožňuje sběr, ukládání a analýzu údajů ze senzorů. Záznamem dat monitorujeme události a procesy po dobu práce se senzory připojenými k počítači prostřednictvím zařízení jakým je NXT kostka.
Virtuální přístroje. Matlab a Instrument Control Toolbox. J.Tomek, A.Platil
Virtuální přístroje Matlab a Instrument Control Toolbox J.Tomek, A.Platil Obsah 1. MATLAB 2. Instrument Control Toolbox toolbox pro práci s přístroji rozsah, různé možnosti 3. Simulink dva bloky pro komunikaci
Pokyny pro projektování zařízení ElZaS 21
Počet stran: Počet příloh: Pokyny pro projektování zařízení ElZaS Verze programového vybavení: Procesory P a P., procesor přenosového řadiče -.0 Verze dokumentace:.0 Datum:.. 00 Zpracoval: Ing. Karel Beneš,
Datalogger Teploty a Vlhkosti
Datalogger Teploty a Vlhkosti Uživatelský Návod Úvod Teplotní a Vlhkostní Datalogger je vybaven senzorem o vysoké přesnosti měření teploty a vlhkosti. Tento datalogger má vlastnosti jako je vysoká přesnost,
MIDAM Simulátor Verze 1.5
MIDAM Simulátor Verze 1.5 Simuluje základní komunikační funkce modulů Midam 100, Midam 200, Midam 300, Midam 400, Midam 401, Midam 410, Midam 411, Midam 500, Midam 600. Umožňuje změny konfigurace, načítání
BDIO - Digitální obvody
BIO - igitální obvody Ústav Úloha č. 6 Ústav mikroelektroniky ekvenční logika klopné obvody,, JK, T, posuvný registr tudent Cíle ozdíl mezi kombinačními a sekvenčními logickými obvody. Objasnit principy
PROGRAM AZA Control návod k použití
PROGRAM AZA Control návod k použití AZA Control je uživatelský program určený ke správě přístupových práv, archivaci systémových událostí a konfiguraci elektromotorických zámků CERBERIUS pracujících v
ZOBRAZOVACÍ ZAŘÍZENÍ DIS2351C1R1
ZOBRAZOVACÍ ZAŘÍZENÍ DIS2351C1R1 www.aterm.cz [1] Obsah 1. Úvod...3 2. Popis zobrazovacího zařízení...4 3. Bezpečnostní opatření...5 4. Technické parametry...5 5. Příloha 1: připojení svorek...7 6. Příloha
INSTALACE SOFTWARE A AKTIVACE PRODUKTU NÁVOD
INSTALACE SOFTWARE A AKTIVACE PRODUKTU NÁVOD www.aktion.cz Obsah: Kompletní instalace (serverová část) str. 03 Aktivace produktu první spuštění str. 10 Instalace Windows klienta na jiný počítač v síti
Práce s texty, Transformace rastru, Připojení GPS
Školení programu TopoL xt Práce s texty, Transformace rastru, Připojení GPS Obsah: 1. Uživatelské rozhraní (heslovitě, bylo součástí minulých školení) 2. Nastavení programu (heslovitě, bylo součástí minulých
1. Diagnostika kotle prostřednictvím řídící jednotky
Diagnostika kotlů KP Pro diagnostiku poruchových a přechodných stavů, které se na kotlích KP mohou vyskytnout jsou k dispozici následující technické prostředky: diagnostika kotle diagnostika kotle diagnostika
VUT EBEC2017 Projekt. Wiping Turn Indicator Audi TT
Stránka 1 z 9 Obsah: 1. Cíl projektu 2. Dostupné pomůcky, postup řešení a hodnocení projektu 3. Stupeň 1: blikání jednou LED 4. Stupeň 2: blikání deseti LED 5. Stupeň 3: animace deseti LED 6. Stupeň 4:
SIC1602A20. Komunikační protokol
SIC1602A20 Komunikační protokol SIC1602A20 Mechanické parametry Rozměr displeje 80 x 36 mm Montážní otvory 75 x 31 mm, průměr 2.5mm Distanční sloupky s vnitřním závitem M2.5, možno využít 4mm hloubky Konektor
Použití schematického editoru pro návrh kombinační logiky. Pavel Lafata
Použití schematického editoru pro návrh kombinační logiky Pavel Lafata Autor: Pavel Lafata Název díla: Použití schematického editoru pro návrh kombinační logiky Zpracoval(a): České vysoké učení technické
Špionážní hodinky, 1920x1080px
Špionážní hodinky, 1920x1080px Návod k použití Hlavní výhody přístroje: Video v rozlišení 1920x1080px při 30 FPS v Fotografie v rozlišení 4032x3024px Elegantní design www.spyobchod.cz stránka 1 1. Ovládací
APS mini.ed programová nadstavba pro základní vyhodnocení docházky. Příručka uživatele verze 2.2.0.6
APS mini.ed programová nadstavba pro základní vyhodnocení docházky Příručka uživatele verze 2.2.0.6 APS mini.ed Příručka uživatele Obsah Obsah... 2 Instalace a konfigurace programu... 3 Popis programu...
Testování a spolehlivost. 3. Laboratoř Program Atalanta, BIST, testování sekvenčních obvodů
Testování a spolehlivost ZS 2011/2012 3. Laboratoř Program Atalanta, BIST, testování sekvenčních obvodů Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Příprava studijního programu
PicoBlaze lekce 1: assembler, C překladač a simulační prostředí Jiří Svozil, Leoš Kafka, Jiří Kadlec svozil@utia.cas.cz
Technická zpráva PicoBlaze lekce 1: assembler, C překladač a simulační prostředí Jiří Svozil, Leoš Kafka, Jiří Kadlec svozil@utia.cas.cz Obsah 1. Úvod... 2 2. Xilinx PicoBlaze... 2 2.1 Architektura procesoru...
SECTRON s.r.o. Výstavní 2510/10, 709 00 Ostrava - Mariánské Hory +420 595 626 333, sales@sectron.cz
Datum posledního záznamu: 5.12.2012 Verze 2.3.3.1 Výrobní kód 1212 2012-12 Aktualizován manuál Napájecí konektor změněn na 2-pinový MRT9 Přidáno rozhraní pro připojení záložního Pb akumulátoru 12 V, max
ETC Embedded Technology Club setkání 3, 3B zahájení třetího ročníku
ETC Embedded Technology Club setkání 3, 3B 9.10. 2018 zahájení třetího ročníku Katedra měření, Katedra telekomunikací,, ČVUT- FEL, Praha doc. Ing. Jan Fischer, CSc. ETC club, 3, 3B 23.10.2018, ČVUT- FEL,
5. A/Č převodník s postupnou aproximací
5. A/Č převodník s postupnou aproximací Otázky k úloze domácí příprava a) Máte sebou USB flash-disc? b) Z jakých obvodů se v principu skládá převodník s postupnou aproximací? c) Proč je v zapojení použit
Projekt: Přístupový terminál
Projekt: Přístupový terminál 1. Zadání 1. Seznamte se s přípravkem FITKit a způsobem připojení jeho periférií, zejména klávesnice a LCD displeje. 2. Prostudujte si zdrojové kódy projektu v jazyce VHDL.
Versiondog 3.0.3 Lukáš Rejfek, Pantek (CS) s.r.o. 4/2014
Versiondog 3.0.3 Lukáš Rejfek, Pantek (CS) s.r.o. 4/2014 Strana 2 Versiondog 3.0.3 Nová verze systému Versiondog 3.0.3 přináší oproti verzi 2.5.1 celou řadu nových funkčností a rozšíření typů komponent
VY_32_INOVACE_OV_2.ME_CISLICOVA_TECHNIKA_19_SPOJENI KOMBINACNICH_A_SEKVENCNICH_OBVODU Střední odborná škola a Střední odborné učiliště, Dubno
Číslo projektu Číslo materiálu Název školy Autor Tematická oblast Ročník CZ.1.07/1.5.00/34.0581 VY_32_INOVACE_OV_2.ME_CISLICOVA_TECHNIKA_19_SPOJENI KOMBINACNICH_A_SEKVENCNICH_OBVODU Střední odborná škola
Implementace čítačů v číslicových systémech 2 Jakub Šťastný ASICentrum, s.r.o. FPGA Laboratoř, Katedra teorie obvodů FEL ČVUT Praha
Tento článek je původním rukopisem textu publikovaného v časopise DPS Elektronika A-Z: J. Šťastný. Implementace čítačů v číslicových systémech 2, DPS Plošné spoje od A do Z, no 4, pp. 11-14, 2011. Bez
Nastavení hardwarové konfigurace pro CPU 314C-2DP v programu SIMATIC Manager
Nastavení hardwarové konfigurace pro CPU 314C-2DP v programu SIMATIC Manager Datová správa PLC probíhá v STEP7 pomocí Simatic Manager. Zde mohou být např. kopírovány programové moduly nebo dále upravovány.
Technická dokumentace. typ TENZ
TENZOMETRICKÉ typ TENZ2301 MĚŘIDLO www.aterm.cz 1 Obsah 1. Úvod list 3 2. Obecný popis a připojení přístroje 4 3. Obsluha a nastavení přístroje 5 a) Obsluha přístroje 5 b) Poměrná deformace 5 c) Připojení
Vývoj VHDL. Verilog HDL
Popis systémů pomocí VHDL Vývoj VHDL HDL - Hardware Description Language VHDL - Very High Speed Integrated Circuits HDL Vývoj od roku 1983 v rámci projektu VHSIC 1987 - standard IEEE 1076-1987 1993 - revize
Aplikace pro srovna ní cen povinne ho ruc ení
Aplikace pro srovna ní cen povinne ho ruc ení Ukázkový přiklad mikroaplikace systému Formcrates 2010 Naucrates s.r.o. Veškerá práva vyhrazena. Vyskočilova 741/3, 140 00 Praha 4 Czech Republic tel.: +420
plussystem Příručka k instalaci systému
plussystem Příručka k instalaci systému Tato příručka je určena zejména prodejcům systému a případně koncovým uživatelům. Poskytuje návod, jak provést potřebná nastavení komponent. ITFutuRe s.r.o. 26.2.2015
Reliance. Komunikační driver Johnson Controls verze 1.5.4
Reliance Komunikační driver Johnson Controls verze 1.5.4 OBSAH 1.1. Základní pojmy... 3 2. Komunikační driver Johnson Controls... 4 2.1 Základní Vlastnosti... 4 Start driveru... 4 Připojení stanice N2
Reliance 3 design OBSAH
Reliance 3 design Obsah OBSAH 1. První kroky... 3 1.1 Úvod... 3 1.2 Založení nového projektu... 4 1.3 Tvorba projektu... 6 1.3.1 Správce stanic definice stanic, proměnných, stavových hlášení a komunikačních
DŮLEŽITÉ INFORMACE, PROSÍM ČTĚTE!
DŮLEŽITÉ INFORMACE, PROSÍM ČTĚTE! Tento dodatek k uživatelské příručce obsahuje postup nastavení USB portu pro ADSL modem CellPipe 22A-BX-CZ Verze 1.0 01/2004 Úvod Vážený zákazníku, tento text popisuje