Vzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y. Rovnicí y = x 1. x 0. Přiřazení signálů: ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
|
|
|
- Ivana Pavlíková
- před 8 lety
- Počet zobrazení:
Transkript
1 Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y Rovnicí y = x 1. x 0 Přiřazení signálů: Tlačítko 0... x0... pin G12 vstup Tlačítko 1... x1... pin C11 vstup LED 0... y... pin M5 výstup Postup v prostředí ISE Y14SAP Struktura a architektura počítačů 1 / 56
2 Otevření nového projektu. Založení nového projektu. Y14SAP Struktura a architektura počítačů 2 / 56
3 Založení projektu navod_ Definovat jméno projektu. 2. Vybrat pracovní adresář. 3. Stručná charakteristika projektu. (není nutné) 4. Volba typu zdrojového souboru: 4.1. Schematic, 4.2. HDL, 4.3. atd. 5. Po nastavení. Y14SAP Struktura a architektura počítačů 3 / 56
4 Volba typu obvodu. Po nastavení. Y14SAP Struktura a architektura počítačů 4 / 56
5 Založení kořenového zdrojového souboru. Pro založení nového zdrojového kořenového souboru Y14SAP Struktura a architektura počítačů 5 / 56
6 Založení kořenového zdrojového souboru. 1. Volba typu zdrojového souboru. 2. Zadání jména souboru. 3. Po nastavení. Y14SAP Struktura a architektura počítačů 6 / 56
7 Založení kořenového zdrojového souboru rekapitulace. Vytvoření souboru. Y14SAP Struktura a architektura počítačů 7 / 56
8 Založení kořenového zdrojového souboru. Další krok. Y14SAP Struktura a architektura počítačů 8 / 56
9 Přidání existujícího zdrojového souboru. Aktuálně není využito! Další krok. Y14SAP Struktura a architektura počítačů 9 / 56
10 Rekapitulace dat projektu. Dokončení založení projektu. Y14SAP Struktura a architektura počítačů 10 / 56
11 Start projektu v ISE. Volba zdrojového souboru. Y14SAP Struktura a architektura počítačů 11 / 56
12 Tvorba zdrojového souboru. Editace a posun grafických prvků. Propojovací vodič. V/V porty. Vkládání logických bloků. Okna volby logických komponentů. Y14SAP Struktura a architektura počítačů 12 / 56
13 Tvorba zdrojového souboru. 1. Editační režim práce. 2. Klikem na symbol rozhraní se aktivuje okno editace rozhraní. Y14SAP Struktura a architektura počítačů 13 / 56
14 Tvorba zdrojového souboru. Klikem na tento symbol přepneme okno editace. Y14SAP Struktura a architektura počítačů 14 / 56
15 Tvorba zdrojového souboru. Definujeme označení přijatelné pro uživatele. Okno uzavřeme. Postupně přejmenujeme všechny symboly rozhraní. Y14SAP Struktura a architektura počítačů 15 / 56
16 Tvorba zdrojového souboru. Pro další práci na projektu přepneme do záložky Design. Y14SAP Struktura a architektura počítačů 16 / 56
17 Přiřazení PINů obvodu k příslušným signálům prostřednictvím souboru *.UCF. Požadavek na kopírování a připojení souboru do projektu. Y14SAP Struktura a architektura počítačů 17 / 56
18 Nalezení, kopírování a připojení souboru *.UCF do projektu. Nalezení souboru *.UCF v zadaném adresáři. Provedu kopírování a připojení souboru. Y14SAP Struktura a architektura počítačů 18 / 56
19 Kontrola, kopírování a připojeni souboru do projektu. Dokončení kopírování a připojení. Y14SAP Struktura a architektura počítačů 19 / 56
20 Úprava souboru popisu PINů obvodu. Volba souboru *.UCF. Klikem na symbol se otevře okno textové editace souboru *.UCF. Y14SAP Struktura a architektura počítačů 20 / 56
21 Otevření textového editoru. Y14SAP Struktura a architektura počítačů 21 / 56
22 Vzorový soubor přiřazení některých pinů na přípravku BASYS 2 pro předmět Y14SAP. # Vstup: hodin NET "clk_1hz" LOC = C8 IOSTANDARD = LVCMOS33; NET "clk_50mhz" LOC = B8 IOSTANDARD = LVCMOS33; NET "clk_50mhz" SLEW = FAST; NET "clk_50mhz" CLOCK_DEDICATED_ROUTE = FALSE; NET "clk_50mhz" TNM_NET = clk_50mhz; TIMESPEC TS_clk_50MHz = PERIOD "clk_50mhz" 20 ns HIGH 50 %; # Vstup: PREPINACE NET "sw_0" LOC = P11 IOSTANDARD = LVCMOS33; NET "sw_1" LOC = L3 IOSTANDARD = LVCMOS33; NET "sw_2" LOC = K3 IOSTANDARD = LVCMOS33; NET "sw_3" LOC = B4 IOSTANDARD = LVCMOS33; NET "sw_4" LOC = G3 IOSTANDARD = LVCMOS33; NET "sw_5" LOC = F3 IOSTANDARD = LVCMOS33; NET "sw_6" LOC = E2 IOSTANDARD = LVCMOS33; NET "sw_7" LOC = N3 IOSTANDARD = LVCMOS33; # Vstup: TLACITKA NET "btn_0" LOC = G12 IOSTANDARD = LVCMOS33; NET "btn_1" LOC = C11 IOSTANDARD = LVCMOS33; NET "btn_2" LOC = M4 IOSTANDARD = LVCMOS33; NET "btn_3" LOC = A7 IOSTANDARD = LVCMOS33; # Vystup: LED diody na cislici zobrazovace NET "ca" LOC = L14 IOSTANDARD = LVCMOS33; NET "cb" LOC = H12 IOSTANDARD = LVCMOS33; NET "cc" LOC = N14 IOSTANDARD = LVCMOS33; NET "cd" LOC = N11 IOSTANDARD = LVCMOS33; NET "ce" LOC = P12 IOSTANDARD = LVCMOS33; NET "cf" LOC = L13 IOSTANDARD = LVCMOS33; NET "cg" LOC = M12 IOSTANDARD = LVCMOS33; NET "dp" LOC = N13 IOSTANDARD = LVCMOS33; # Vystup: Volba cislice v zobrazovaci NET "an_0" LOC = F12 IOSTANDARD = LVCMOS33; NET "an_1" LOC = J12 IOSTANDARD = LVCMOS33; NET "an_2" LOC = M13 IOSTANDARD = LVCMOS33; NET "an_3" LOC = K14 IOSTANDARD = LVCMOS33; # Vystup: LED diody u prepinacu NET "ld_0" LOC = M5 IOSTANDARD = LVCMOS33; NET "ld_1" LOC = M11 IOSTANDARD = LVCMOS33; NET "ld_2" LOC = P7 IOSTANDARD = LVCMOS33; NET "ld_3" LOC = P6 IOSTANDARD = LVCMOS33; NET "ld_4" LOC = N5 IOSTANDARD = LVCMOS33; NET "ld_5" LOC = N4 IOSTANDARD = LVCMOS33; NET "ld_6" LOC = P4 IOSTANDARD = LVCMOS33; NET "ld_7" LOC = G1 IOSTANDARD = LVCMOS33; Stručný popis souboru definice přiřazení PINů. # jednořádkový komentář, Popis významu přiřazovacího výrazu. NET "jménosignálu" LOC = označenípinu IOSTANDARD = typportu; Při provádění editace pro konkrétní úlohu budou nevyužité řádky v definičním souboru transformovány (převedeny) pomocí znaku " # " na jednořádkový komentář nebo budou ze souboru příslušné řádky odstraněny. Jména signálů musí být sjednocena mezi souborem *.UCF a zdrojovým souborem popisu logické funkce. Y14SAP Struktura a architektura počítačů 22 / 56
23 Přiřazení PINů obvodu u vzorového příkladu k příslušným signálům. Obsah souboru *.UCF # Vstup: TLACITKA NET X0 LOC = G12 IOSTANDARD = LVCMOS33; # oznaceni na desce btn_0 NET X1 LOC = C11 IOSTANDARD = LVCMOS33; # oznaceni na desce btn_1 # Vystup: LED diody u prepinacu NET Y LOC = M5 IOSTANDARD = LVCMOS33; # oznaceni na desce ld_0 Y14SAP Struktura a architektura počítačů 23 / 56
24 Překlad zdrojového souboru. Volba překladu ze zdrojové podoby do logického a technologického schématu. Spuštění překladu. Y14SAP Struktura a architektura počítačů 24 / 56
25 Překlad zdrojového souboru. Zobrazení technologického schématu. Y14SAP Struktura a architektura počítačů 25 / 56
26 Překlad zdrojového souboru. Y14SAP Struktura a architektura počítačů 26 / 56
27 Překlad zdrojového souboru. Y14SAP Struktura a architektura počítačů 27 / 56
28 Překlad zdrojového souboru. Přesun vybraných komponent. Volba komponent pro zobrazení technologického schématu. Y14SAP Struktura a architektura počítačů 28 / 56
29 Překlad zdrojového souboru. Přesunuté komponenty. Generování technologického schématu. Y14SAP Struktura a architektura počítačů 29 / 56
30 Překlad zdrojového souboru. Technologické schéma. Y14SAP Struktura a architektura počítačů 30 / 56
31 Překlad zdrojového souboru technologické schéma. Y14SAP Struktura a architektura počítačů 31 / 56
32 Simulace logické funkce obvodu Inicializace simulace (behaviorální simulace). 1. Přepnutí do simulace logické funkce. 2. Přidat soubor popisu průběhu simulace. 3. Volba Behavioral simulace. Y14SAP Struktura a architektura počítačů 32 / 56
33 Simulace logické funkce obvodu Založení testovacího souboru. Volba typu souboru. VHDL Test Bench Y14SAP Struktura a architektura počítačů 33 / 56
34 Simulace logické funkce obvodu Založení testovacího souboru formátu VHDL. 1. pojmenování testovacího souboru. 2. Další krok. Y14SAP Struktura a architektura počítačů 34 / 56
35 Simulace logické funkce obvodu Připojení testovacího souboru do projektu. Odsouhlasení připojení souboru do projektu. Y14SAP Struktura a architektura počítačů 35 / 56
36 Simulace logické funkce obvodu Rekapitulace. Založení souboru a jeho připojení do projektu. Y14SAP Struktura a architektura počítačů 36 / 56
37 Simulace logické funkce obvodu Spuštění editoru pro soubory ve formátu VHDL. Y14SAP Struktura a architektura počítačů 37 / 56
38 Simulace logické funkce obvodu ukázka souboru VHDL popisujícího připojení a časový průběh vstupních signálů pro testování vlastností logické funkce. LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.numeric_std.all; LIBRARY UNISIM; USE UNISIM.Vcomponents.ALL; ENTITY navod_1_navod_1_sch_tb IS END navod_1_navod_1_sch_tb; ARCHITECTURE behavioral OF navod_1_navod_1_sch_tb IS COMPONENT navod_1 PORT( Y : OUT STD_LOGIC; X0 : IN STD_LOGIC; X1 : IN STD_LOGIC); END COMPONENT; SIGNAL VYSTUP : STD_LOGIC; SIGNAL VSTUP_A : STD_LOGIC; SIGNAL VSTUP_B : STD_LOGIC; BEGIN UUT: navod_1 PORT MAP( Y => VYSTUP, X0 => VSTUP_A, X1 => VSTUP_B ); -- *** Test Bench - User Defined Section *** tb : PROCESS BEGIN Rozhranní simulované komponenty. Připojení vstupních signálů ke komponentě. VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -- VSTUP_A <= '1'; VSTUP_B <= '0'; wait for 20ns; -- VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -- VSTUP_A <= '0'; VSTUP_B <= '1'; wait for 20ns; -- VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -- VSTUP_A <= '1'; VSTUP_B <= '1'; wait for 20ns; -- VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -- WAIT; -- will wait forever END PROCESS; -- *** End Test Bench - User Defined Section *** END; Definování časového průběhu vstupních signálů. Y14SAP Struktura a architektura počítačů 38 / 56
39 Simulace logické funkce obvodu. Po doplnění časové posloupnosti vstupních signálů do logického obvodu se provede: 1. Volba logické simulace Behavioral Soubor popisující časový průběh vstupních signálů je připraven. 2. Kontrola správnosti testovacího souboru. 3. Volba simulace. 4. Spuštění simulace, start programu ISim. Y14SAP Struktura a architektura počítačů 39 / 56
40 Simulace logické funkce obvodu Spuštění prostředí programu ISim. Výběr testovacího souboru VHDL a jeho otevření v simulátoru. Y14SAP Struktura a architektura počítačů 40 / 56
41 Simulace logické funkce obvodu Otevření a zobrazení programu časového popisu průběhu vstupních signálu. Y14SAP Struktura a architektura počítačů 41 / 56
42 Simulace logické funkce obvodu Nastavení bodu zastavení simulace. Nastaveni bodu zastavení simulace Breakpoint. Reset simulace. Start simulace. Y14SAP Struktura a architektura počítačů 42 / 56
43 Simulace logické funkce obvodu Krokování a zastavení simulace na výrazu v řádce č.: 73. Aktuální příkazový řádek simulace. Y14SAP Struktura a architektura počítačů 43 / 56
44 Simulace logické funkce obvodu Průběh signálů při simulaci. 1. Zobrazení celého průběhu simulace. Zobrazení celé časové osy. Aktivní signály. např.: Pro detekci náběžné (sestupné) hrany. Ikony přesunu časové značky na začátek (konec) simulace. Ikony pro vyhledávání hran u aktivních signálů. Ve směru časových přírůstků nebo zpětně. Y14SAP Struktura a architektura počítačů 44 / 56
45 Simulace logické funkce obvodu Celý časový průběh odezvy na zvolený průběh vstupních signálů. Y14SAP Struktura a architektura počítačů 45 / 56
46 Simulace logické funkce obvodu Časové značky. Ikona vložení pevné časové značky. Poloha aktuální časové značky. Ikony vyhledávání hran u aktivních signálů, provádějí posun aktivní časové značky po hranách. Y14SAP Struktura a architektura počítačů 46 / 56
47 Simulace logické funkce obvodu Uložení zvolené konfigurace simulačního programu ISim. Y14SAP Struktura a architektura počítačů 47 / 56
48 Simulace logické funkce obvodu behaviorální simulace. Ikona pro načtení souboru (např.: konfigurace simulátoru.) Y14SAP Struktura a architektura počítačů 48 / 56
49 Překlad zdrojového souboru. Implementace technologického schématu do požadovaného obvodu. Y14SAP Struktura a architektura počítačů 49 / 56
50 Časová simulace logické funkce obvodu Post Route simulace. 1. Volba časové simulace Post-Route Soubor popisující časový průběh vstupních signálů je převzat ze simulace logické funkce obvodu. 2. Kontrola správnosti testovacího souboru. 3. Volba simulace. 4. Spuštění simulace. Y14SAP Struktura a architektura počítačů 50 / 56
51 Časová simulace logické funkce obvodu Je využit identický soubor definující časový průběh vstupů jako u logické simulace obvodu a také identický soubor konfigurace simulátoru ISim. Zpoždění signálu průchodem logickou funkcí je t = 7,225 [ns]. Y14SAP Struktura a architektura počítačů 51 / 56
52 Časová simulace logické funkce obvodu Respektuje časové zpoždění signálů v obvodu. Zpoždění signálu průchodem logickou funkcí je t = 7,225 [ns]. Y14SAP Struktura a architektura počítačů 52 / 56
53 Překlad zdrojového souboru. Generování souboru konfigurace příslušného obvodu FPGA. Y14SAP Struktura a architektura počítačů 53 / 56
54 Spuštění programu Adept. Postup: 1. Připojit desku přípravku BASYS 2 prostřednictvím USB kabelu k PC. 2. Přepnout přepínač SW8 do polohy ON. 3. Spustit program Adept. Program sám identifikuje typ připojeného přípravku a příslušné obvody na přípravku. Y14SAP Struktura a architektura počítačů 54 / 56
55 Práce s programem Adept. Identifikace přípravku. Identifikace instalovaného obvodu FPGA. Identifikace instalované konfigurační paměti pro obvod FPGA. Vyhledání a volba konfiguračního souboru *.BIT. Např.: navod_01.bit Y14SAP Struktura a architektura počítačů 55 / 56
56 Práce s programem Adept. Spuštění konfigurace obvodu FPGA zadaným souborem. Aktuální konfigurační soubor. Y14SAP Struktura a architektura počítačů 56 / 56
Vzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y Rovnicí y = x 1. Přiřazení signálů:
Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y 0 0 0 0 1 0 1 0 0 1 1 1 Rovnicí
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Realizace kombinačních logických funkcí Realizace kombinační logické funkce = sestavení zapojení obvodu, který ze vstupních proměnných vytvoří výstupní proměnné
Koncept pokročilého návrhu ve VHDL. INP - cvičení 2
Koncept pokročilého návrhu ve VHDL INP - cvičení 2 architecture behv of Cnt is process (CLK,RST,CE) variable value: std_logic_vector(3 downto 0 if (RST = '1') then value := (others => '0' elsif (CLK'event
Práce v návrhovém prostředí Xilinx ISE WebPack 12 BDOM UMEL FEKT Šteffan Pavel
Práce v návrhovém prostředí Xilinx ISE WebPack 12 BDOM 12.3.2011 UMEL FEKT Šteffan Pavel Obsah 1 Spuštění návrhového prostředí...3 2 Otevření projektu...3 3 Tvorba elektrického schématu...6 4 Přiřazení
Cíle. Teoretický úvod. BDIO - Digitální obvody Ústav mikroelektroniky Základní logická hradla, Booleova algebra, De Morganovy zákony Student
Předmět Ústav Úloha č. DIO - Digitální obvody Ústav mikroelektroniky Základní logická hradla, ooleova algebra, De Morganovy zákony Student Cíle Porozumění základním logickým hradlům NND, NOR a dalším,
Práce v návrhovém prostředí Xilinx ISE WebPack 10.1 BDOM UMEL FEKT Šteffan Pavel
Práce v návrhovém prostředí Xilinx ISE WebPack 10.1 BDOM 17.3.2009 UMEL FEKT Šteffan Pavel Obsah 1 Spuštění návrhového prostředí... 3 2 Otevření projektu... 3 3 Tvorba elektrického schématu... 6 4 Přiřazení
Práce v návrhovém prostředí Xilinx ISE WebPack 9.2i
Práce v návrhovém prostředí Xilinx ISE WebPack 9.2i 1 Spuštění návrhového prostředí Spusťte návrhové prostředí Xilinx ISE 9.2 pomoci ikony na ploše Xilinx ISE 9.2. 2 Otevření projektu a. Klikněte na položku
1. Seznamte se s výukovou platformou FITkit (http://merlin.fit.vutbr.cz/fitkit/).
Zadání: Fakulta informačních technologií VUT v Brně Ústav počítačových systémů Technika personálních počítačů, cvičení ITP FITkit Řízení 7mi-segmentového displeje Úloha č. 3. 1. Seznamte se s výukovou
Návrh. číslicových obvodů
Návrh číslicových obvodů SW Aritmetika HW Periférie CPU function AddSub(a,b,s); var c; a b k k a+b mpx c if (s==1) c=a+b; else c=a-b; a-b return c; End; PAMĚŤ s Princip: univerzální stroj Výhoda: univerzalita
Návod k obsluze výukové desky CPLD
Návod k obsluze výukové desky CPLD FEKT Brno 2008 Obsah 1 Úvod... 3 2 Popis desky... 4 2.1 Hodinový signál... 5 2.2 7- Segmentový displej... 5 2.3 LED zobrazení... 6 2.4 Přepínače... 6 2.5 PORT 1 - Externí
Úvod do vývojového prostředí Xilinx WebPack. Petr Hampl
Úvod do vývojového prostředí Xilinx WebPack Petr Hampl Autor: Petr Hampl Název díla: Úvod do vývojového prostředí Xilinx WebPack Zpracoval(a): České vysoké učení technické v Praze Fakulta elektrotechnická
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
Vzorový příklad pro práci v prostředí MPLAB Zadání: Vytvořte program, který v intervalu 200ms točí doleva obsah registru reg, a který při stisku tlačítka RB0 nastaví bit 0 v registru reg na hodnotu 1.
Tlačítka. Konektor programování
Programovatelné logické pole Programovatelné logické pole jsou široce využívanou a efektivní cestou pro realizaci rozsáhlých kombinačních a sekvenčních logických obvodů. Jejich hlavní výhodou je vysoký
12. VHDL pro verifikaci - Testbench I
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti 12. VHDL pro verifikaci - Testbench I Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních
Úvod do jazyka VHDL. Jan Kořenek korenek@fit.vutbr.cz. Návrh číslicových systémů 2007-2008
Úvod do jazyka VHDL Návrh číslicových systémů 2007-2008 Jan Kořenek korenek@fit.vutbr.cz Jak popsat číslicový obvod Slovně Navrhněte (číslicový) obvod, který spočte sumu všech členů dané posloupnosti slovní
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Stavové automaty enkódování Proces, který rozhoduje kolik paměťových prvků bude využito v paměťové části. Binární enkódování je nejpoužívanější. j počet stavů
2.2 Acronis True Image 19
Obsah Kniha první Acronis True Image 9.0 1. Úvod 15 1.1 Co je Acronis True Image? 15 1.2 Co je nového v aplikaci Acronis True Image 9.0? 15 1.3 Jaký je rozdíl mezi zálohami a diskovými obrazy disků/diskových
... sekvenční výstupy. Obr. 1: Obecné schéma stavového automatu
Předmět Ústav Úloha č. 10 BDIO - Digitální obvody Ústav mikroelektroniky Komplexní příklad - návrh řídicí logiky pro jednoduchý nápojový automat, kombinační + sekvenční logika (stavové automaty) Student
Příklady popisu základních obvodů ve VHDL
Příklady popisu základních obvodů ve VHDL INP - cvičení 2 Michal Bidlo, 2008 bidlom@fit.vutbr.cz entity Circuit is port ( -- rozhraní obvodu ); end Circuit; Proces architecture Behavioral of Circuit is
Vytvoření nového projektu ve vývojovém prostředí Quartus II Version 9.1 Servise Pack 2
Vytvoření nového projektu ve vývojovém prostředí Quartus II Version 9.1 Servise Pack 2 Nový projekt vytvoříme volbou New Project Wizard: Introduction z menu File, po které se objeví úvodní okno (obr. 1).
Cíle. Teoretický úvod
Předmět Ú Úloha č. 7 BIO - igitální obvody Ú mikroelektroniky Sekvenční logika návrh asynchronních a synchronních binárních čítačů, výhody a nevýhody, využití Student Cíle Funkce čítačů a použití v digitálních
Vývojové prostředí,průvodce novou aplikací
Vývojové prostředí,průvodce novou aplikací Realizace praktických úloh zaměřených na dovednosti v oblastech: Vývojové prostředí programu Control Web 2000 Vytvoření jednoduchého technologického schéma pomocí
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Klopné obvody jsou nejjednodušší sekvenční součástky Záleží na předcházejícím stavu Asynchronní klopné obvody reagují na změny vstupu okamžitě Synchronní
Příklad č. 1 Přepis informace ze vstupů (SW0 až SW3) na ledky (LEDG0 až LEDG3)
VHAD - Návod k VHDL hadovi Obsah Příklad č. 1 Přepis informace ze vstupů (SW0 až SW3) na ledky (LEDG0 až LEDG3)... 1 Příklad č. 2 Blikající LED... 3 Příklad č. 3 Časovač 1s... 4 Příklad č. 4 Had 8 x LED
Souhrn Apendixu A doporučení VHDL
Fakulta elektrotechniky a informatiky Univerzita Pardubice Souhrn Apendixu A doporučení VHDL Práce ke zkoušce z předmětu Programovatelné logické obvody Jméno: Jiří Paar Datum: 17. 2. 2010 Poznámka k jazyku
Stručný postup k použití programu PL7 Junior (programování TSX Micro)
Stručný postup k použití programu PL7 Junior (programování TSX Micro) 1. Připojení PLC TSX Micro k počítači Kabel, trvale zapojený ke konektoru TER PLC, je nutné zapojit na sériový port PC. 2. Spuštění
2. Entity, Architecture, Process
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš
Příloha č. I: Schéma zapojení vývojové desky PVK-PRO
Příloha č. I: Schéma zapojení vývojové desky PVK-PRO Schéma zapojení vývojové desky PVK-PRO (http://poli.cs.vsb.cz/edu/arp/down/pvk-pro.png) Příloha č. III: Organizace registrů v bankách PIC 16F84 Příloha
Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
Sčítačky Válcový posouvač. Demonstrační cvičení 6
Sčítačky Válcový posouvač INP Demonstrační cvičení 6 Poloviční sčítačka (Half Adder) A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 A B HA S C S: A C: A 0 1 0 0 1 0 B 0 1 B S
Číslicové obvody a jazyk VHDL
Číslicové obvody a jazyk VHDL Návrh počítačových systémů 2007-2008 Jan Kořenek korenek@fit.vutbr.cz Proč HW realizace algoritmu Vyšší rychlost paralelní nebo zřetězené zpracování, přizpůsobení výpočetních
Pokročilé využití jazyka VHDL. Pavel Lafata
Pokročilé využití jazyka VHDL Pavel Lafata Autor: Pavel Lafata Název díla: Pokročilé využití jazyka VHDL Zpracoval(a): České vysoké učení technické v Praze Fakulta elektrotechnická Kontaktní adresa: Technická
2015 GEOVAP, spol. s r. o. Všechna práva vyhrazena.
2015 GEOVAP, spol. s r. o. Všechna práva vyhrazena. GEOVAP, spol. s r. o. Čechovo nábřeží 1790 530 03 Pardubice Česká republika +420 466 024 618 http://www.geovap.cz V dokumentu použité názvy programových
UniLog-D. v1.01 návod k obsluze software. Strana 1
UniLog-D v1.01 návod k obsluze software Strana 1 UniLog-D je PC program, který slouží k přípravě karty pro záznam událostí aplikací přístroje M-BOX, dále pak k prohlížení, vyhodnocení a exportům zaznamenaných
Jazyk VHDL konstanty, signály a proměnné. Jazyk VHDL paralelní a sekvenční doména. Kurz A0B38FPGA Aplikace hradlových polí
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Jazyk VHDL konstanty, signály a proměnné Jazyk VHDL paralelní a sekvenční doména Kurz A0B38FPGA
Násobičky, Boothovo překódování. Demonstrační cvičení 7
Násobičky, Boothovo překódování INP Demonstrační cvičení 7 Obsah Princip násobení Sekvenční a kombinační násobička Kombinační násobičky ve VHDL Násobení se znaménkem (FX) Boothovo překódování, VHDL Násobení
VComNet uživatelská příručka. VComNet. Uživatelská příručka Úvod. Vlastnosti aplikace. Blokové schéma. «library» MetelCom LAN
VComNet Uživatelská příručka Úvod Aplikace VComNet je určena pro realizaci komunikace aplikací běžících na operačním systému Windows se zařízeními, které jsou připojeny pomocí datové sběrnice RS485 (RS422/RS232)
Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
Panel IPP. Ovladač řídící jednotka
Panel IPP Ovladač řídící jednotka Zobrazování plánu směny, plánu v čase a skutečně vyrobených výrobků Tempo výroby - výpočet průměru časů mezi výrobky Zobrazení přesného času a přestávek Funkce ovladače
PROGRAMOVATELNÁ LOGICKÁ POLE A JAZYKY HDL
PROGRAMOVATELNÁ LOGICKÁ POLE A JAZYKY HDL Doc. Ing. Jaromír Kolouch, CSc. Ústav radioelektroniky FEKT VUT v Brně, Purkyňova 118, kolouch@feec.vutbr.cz Přednáška má přinést informaci o současném stavu v
9. Rozšiřující desky Evb_Display a Evb_keyboard
9. Rozšiřující desky Evb_Display a Evb_keyboard Čas ke studiu: 2-3 hodiny Cíl Po prostudování tohoto odstavce budete něco vědět o Výklad Zobrazovacích displejích Principu činnosti a programování čtyřřádkového
MIDAM Simulátor Verze 1.5
MIDAM Simulátor Verze 1.5 Simuluje základní komunikační funkce modulů Midam 100, Midam 200, Midam 300, Midam 400, Midam 401, Midam 410, Midam 411, Midam 500, Midam 600. Umožňuje změny konfigurace, načítání
PROGRAMOVATELNÉ LOGICKÉ OBVODY
PROGRAMOVATELNÉ LOGICKÉ OBVODY (PROGRAMMABLE LOGIC DEVICE PLD) Programovatelné logické obvody jsou číslicové obvody, jejichž logická funkce může být programována uživatelem. Výhody: snížení počtu integrovaných
Datalogger Teploty a Vlhkosti
Datalogger Teploty a Vlhkosti Uživatelský Návod Úvod Teplotní a Vlhkostní Datalogger je vybaven senzorem o vysoké přesnosti měření teploty a vlhkosti. Tento datalogger má vlastnosti jako je vysoká přesnost,
Popis programu: Popis přípon důležitých souborů: *.qpf projektový soubor Quartusu
Software Quartus II Popis programu: Quartus II Web Edition je označení bezplatného software, s jehož pomocí lze napsat, zkompilovat, odsimulovat a naprogramovat FPGA a CPLD obvody firmy Altera. Cílem tohoto
Úloha 9. Stavové automaty: grafická a textová forma stavového diagramu, příklad: detektory posloupností bitů.
Úloha 9. Stavové automaty: grafická a textová forma ového diagramu, příklad: detektory posloupností bitů. Zadání 1. Navrhněte detektor posloupnosti 1011 jako ový automat s klopnými obvody typu. 2. Navržený
Reliance 3 design OBSAH
Reliance 3 design Obsah OBSAH 1. První kroky... 3 1.1 Úvod... 3 1.2 Založení nového projektu... 4 1.3 Tvorba projektu... 6 1.3.1 Správce stanic definice stanic, proměnných, stavových hlášení a komunikačních
PAMÁTKOVÝ KATALOG. z pohledu dodavatele. Novinky od posledního setkání. Další rozvoj, co se připravuje.
z pohledu dodavatele Novinky od posledního setkání. Další rozvoj, co se připravuje. Příspěvek na 6. výjezdní setkání editorů PaGIS, správců MIS a příznivců IISPP 23. 5. 2017 Hospital Kuks 1 Obsah příspěvku
Návrh ovládání zdroje ATX
Návrh ovládání zdroje ATX Zapínání a vypínání PC zdroj ATX se zapíná spojením řídicího signálu \PS_ON se zemí zapnutí PC stiskem tlačítka POWER vypnutí PC (hardwarové) stiskem tlačítka POWER a jeho podržením
NÁVOD K OBSLUZE konfigurační SW CS-484
NÁVOD K OBSLUZE konfigurační SW CS-484 OBSAH 1. Popis 2. Propojení modulu s PC 3. Instalace a spuštění programu CS-484 4. POPIS JEDNOTLIVÝCH ZÁLOŽEK 4.1. Připojení 4.1.1 Připojení modulu 4.2. Nastavení
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Základní invertor v technologii CMOS dva tranzistory: T1 vodivostní kanál typ N T2 vodivostní kanál typ P při u VST = H nebo L je klidový proud velmi malý
IM Instalace síťové verze SprutCAM. 1Nastavení serveru Vlastní instalace serveru...2 3Nastavení uživatelského počítače...
IM 13.001 Instalace síťové verze Obsah 1Nastavení serveru... 1 2Vlastní instalace serveru...2 3Nastavení uživatelského počítače...6 1 Nastavení serveru 1. Informace o licencích jsou vloženy do licenčního
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Obvody s třístavovým výstupem dva tranzistory: vodivostní kanál typ N vodivostní kanál typ P X CS 3 stavový sa výstup Y P logika X 3 stavový výstup W N CS
B. TVORBA DOKUMENTACE NA PC- EAGLE
B. TVORBA DOKUMENTACE NA PC- EAGLE Návrhový systém EAGLE se skládá ze tří modulů, které nám umožní zpracovat základní dokumentaci k elektronickému obvodu: 1. návrh schématu - schématický editor - SCH E,
Cíle. Teoretický úvod. BDIO - Digitální obvody Ústav mikroelektroniky Sekvenční logika - debouncer, čítače, měření doby stisknutí tlačítka Student
Předmět Ústav Úloha č. 9 BIO - igitální obvody Ústav mikroelektroniky Sekvenční logika - debouncer, čítače, měření doby stisknutí tlačítka Student Cíle Pochopení funkce obvodu pro odstranění zákmitů na
Profilová část maturitní zkoušky 2014/2015
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2014/2015 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika
APS mini.ed programová nadstavba pro základní vyhodnocení docházky. Příručka uživatele verze 2.2.0.6
APS mini.ed programová nadstavba pro základní vyhodnocení docházky Příručka uživatele verze 2.2.0.6 APS mini.ed Příručka uživatele Obsah Obsah... 2 Instalace a konfigurace programu... 3 Popis programu...
U Úvod do modelování a simulace systémů
U Úvod do modelování a simulace systémů Vyšetřování rozsáhlých soustav mnohdy nelze provádět analytickým výpočtem.často je nutné zkoumat chování zařízení v mezních situacích, do kterých se skutečné zařízení
MANUÁL VÝPOČTOVÉHO SYSTÉMU W2E (WASTE-TO-ENERGY)
MANUÁL VÝPOČTOVÉHO SYSTÉMU W2E (WASTE-TO-ENERGY) 0 1. PRACOVNÍ PLOCHA Uspořádání a vzhled pracovní plochy, se kterým se uživatel během práce může setkat, zobrazuje obr. 1. Obr. 1: Uspořádání pracovní plochy
Jako pomůcka jsou v pravém dolním rohu vypsány binární kódy čísel od 0 do 15 a binární kódy příkazů, které máme dispozici (obr.21). Obr.
Model procesoru Jedná se o blokové schéma složené z registrů, paměti RAM, programového čítače, instrukčního registru, sčítačky a řídicí jednotky, které jsou propojeny sběrnicemi. Tento model má dva stavy:
DŮLEŽITÉ INFORMACE, PROSÍM ČTĚTE!
DŮLEŽITÉ INFORMACE, PROSÍM ČTĚTE! Tento dodatek k uživatelské příručce obsahuje postup nastavení USB portu pro ADSL modem CellPipe 22A-BX-CZ Verze 1.0 01/2004 Úvod Vážený zákazníku, tento text popisuje
UNIVERZITA PARDUBICE Fakulta elektrotechniky a informatiky Katedra softwarových technologií
UNIVERZITA PARDUBICE Fakulta elektrotechniky a informatiky Katedra softwarových technologií Softwarový nástroj pro tvorbu a správu genealogických dat Manuál pro uživatele Bc. František Hlaváček Součást
Kódy pro odstranění redundance, pro zabezpečení proti chybám. Demonstrační cvičení 5 INP
Kódy pro odstranění redundance, pro zabezpečení proti chybám Demonstrační cvičení 5 INP Princip kódování, pojmy Tady potřebujeme informaci zabezpečit, utajit apod. zpráva 000 111 000 0 1 0... kodér dekodér
Co je nového 2018 R2
Co je nového 2018 R2 Obsah NOVINKY... 5 1: Vyhledat prvek... 5 2: Čáry modelu podle... 6 3: Duplikovat výkresy... 7 4: Délka kabelů... 8 5: Výškové kóty... 9 VYLEPŠENÍ... 10 1: Excel Link... 10 2: Uspořádání
Profilová část maturitní zkoušky 2015/2016
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2015/2016 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika
Obsah ZÁKLADNÍ DESKA. O autorech 11 Úvod 13
O autorech 11 Úvod 13 Programování je zábavné! 13 Trocha historie 15 K čemu je tedy počítač Raspberry Pi dobrý? 19 Zpětná vazba od čtenářů 21 Zdrojové kódy ke knize 21 Errata 21 ČÁST I ZÁKLADNÍ DESKA KAPITOLA
Návod k použití aplikace Reliview
Návod k použití aplikace Reliview 1. Představení funkcí aplikace Tato aplikace je určena k připojení mobilních telefonů Android a Iphone na kamery a rekordéry Relicam. 1. Zajišťuje příjem obrazu z kamer
INSTALACE SOFTWARE A AKTIVACE PRODUKTU NÁVOD
INSTALACE SOFTWARE A AKTIVACE PRODUKTU NÁVOD www.aktion.cz Obsah: Kompletní instalace (serverová část) str. 03 Aktivace produktu první spuštění str. 10 Instalace Windows klienta na jiný počítač v síti
TACHOTel manuál 2015 AURIS CZ
TACHOTel manuál 2 TACHOTel Obsah Foreword I Úvod 0 3 1 Popis systému... 3 2 Systémové... požadavky 4 3 Přihlášení... do aplikace 5 II Nastavení aplikace 6 1 Instalace... a konfigurace služby ATR 6 2 Vytvoření...
plussystem Příručka k instalaci systému
plussystem Příručka k instalaci systému Tato příručka je určena zejména prodejcům systému a případně koncovým uživatelům. Poskytuje návod, jak provést potřebná nastavení komponent. ITFutuRe s.r.o. 26.2.2015
Nový design ESO9. E S O 9 i n t e r n a t i o n a l a. s. U M l ý n a , P r a h a. Strana 1 z 9
Nový design ESO9 E S O 9 i n t e r n a t i o n a l a. s. U M l ý n a 2 2 1 4 1 0 0, P r a h a Strana 1 z 9 Úvod... 3 Popis změn... 4 Horní lišta... 4 Strom činností... 5 Prostřední rám... 7 Horní lišta...
Reliance. Komunikační driver Johnson Controls verze 1.5.4
Reliance Komunikační driver Johnson Controls verze 1.5.4 OBSAH 1.1. Základní pojmy... 3 2. Komunikační driver Johnson Controls... 4 2.1 Základní Vlastnosti... 4 Start driveru... 4 Připojení stanice N2
program PSReader v3.x
Manuál program PSReader v3.x pro konfiguraci a správu přístupového systému (PS) BIS/DALLAS Obsah: 1. Obsluha přístupového systému (PS) pomocí PC... str. 2 1.1. Zvolení metody vyčítání... str. 2 1.2. První
Záznam dat Úvod Záznam dat zahrnuje tři základní funkce: Záznam dat v prostředí třídy Záznam dat s MINDSTORMS NXT
Úvod Záznam dat umožňuje sběr, ukládání a analýzu údajů ze senzorů. Záznamem dat monitorujeme události a procesy po dobu práce se senzory připojenými k počítači prostřednictvím zařízení jakým je NXT kostka.
PROGRAM AZA Control návod k použití
PROGRAM AZA Control návod k použití AZA Control je uživatelský program určený ke správě přístupových práv, archivaci systémových událostí a konfiguraci elektromotorických zámků CERBERIUS pracujících v
Práce s texty, Transformace rastru, Připojení GPS
Školení programu TopoL xt Práce s texty, Transformace rastru, Připojení GPS Obsah: 1. Uživatelské rozhraní (heslovitě, bylo součástí minulých školení) 2. Nastavení programu (heslovitě, bylo součástí minulých
Komunikace AMREG s řídicími systémy AMiT (DB-Net)
AP0052 APLIKAČNÍ POZNÁMKA Komunikace AMREG s řídicími systémy AMiT (DB-Net) Abstrakt Parametrizace regulátorů AMREG komunikujících v síti DB-Net jako aktivní / pasivní stanice. Autor: Petr Latina, Zbyněk
OBSAH IMPLICITNÍ NASTAVENÍ OS WINDOWS VÝCHOZÍ TISKÁRNA. »ProServis Strana: 1
»ProServis Strana: 1 OBSAH Obsah 1 Implicitní nastavení 1 OS Windows 1 Výchozí tiskárna 1 Virtuální PDF tiskárna 2 OS MS DOS 2 Možnosti a nastavení tisku 2 Paralelní tiskárny 2 Síťové tiskárny 3 Síťové
Programovací stanice itnc 530
Programovací stanice itnc 530 Základy programování výroby jednoduchých součástí na CNC frézce s řídícím systémem HEIDENHAIN VOŠ a SPŠE Plzeň 2011 / 2012 Ing. Lubomír Nový Stanice itnc 530 a možnosti jejího
REG10 návod k instalaci a použití 2.část Univerzální časovač a čítač AVC/ 02
Programovatelná řídící jednotka REG10 návod k instalaci a použití 2.část Univerzální časovač a čítač AVC/ 02 1 Obsah: 1. Obecný popis... 3 1.1 Popis programu... 3 1.2 Vstupní vyhodnocované hodnoty... 3
CCTV Tester Uživatelský manuál ver. 2.2.1.0 Požadavky na systém
1/9 CCTV Tester Uživatelský manuál ver. 2.2.1.0 Požadavky na systém - Windows XP, Windows Vista, Windows 7 - Volný port USB -.NET Framework 3.5 2/9 CCTV Tester - popis připojení HW 1.) Připojte CCTV tester
Skrytá kamera Lawmate v nabíječce telefonů iphone PV-CHG20i
Skrytá kamera Lawmate v nabíječce telefonů iphone PV-CHG20i Návod k obsluze Kontakt na dodavatele: SHX Trading s.r.o. Týmlova 8, Praha 4, 140 00 Tel: 244 472 125, email: info@spyobchod.cz www.spyobchod.cz
Osnova kurzu OBSLUHA PC ZÁKLADNÍ ZNALOSTI. pilotního projektu v rámci I. Etapy realizace SIPVZ
Střední průmyslová škola a Střední odborné učiliště, Trutnov, Školní 101, tel.: +420 499 813 071, fax: +420 499 814 729, e-mail: skola@spssoutu.cz, URL: http://www.spssoutu.cz Osnova kurzu OBSLUHA PC ZÁKLADNÍ
ZOBRAZOVACÍ ZAŘÍZENÍ DIS2351C1R4
ZOBRAZOVACÍ ZAŘÍZENÍ DIS2351C1R4 www.aterm.cz [1] Obsah 1. Úvod...3 2. Popis zobrazovacího zařízení...4 3. Bezpečnostní opatření...5 4. Technické parametry...5 5. Příloha 1: připojení svorek...7 6. Příloha
VUT EBEC2017 Projekt. Wiping Turn Indicator Audi TT
Stránka 1 z 9 Obsah: 1. Cíl projektu 2. Dostupné pomůcky, postup řešení a hodnocení projektu 3. Stupeň 1: blikání jednou LED 4. Stupeň 2: blikání deseti LED 5. Stupeň 3: animace deseti LED 6. Stupeň 4:
Testování a spolehlivost. 3. Laboratoř Program Atalanta, BIST, testování sekvenčních obvodů
Testování a spolehlivost ZS 2011/2012 3. Laboratoř Program Atalanta, BIST, testování sekvenčních obvodů Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Příprava studijního programu
Zpravodaj. Uživatelská příručka. Verze
Zpravodaj Uživatelská příručka Verze 02.01.02 1. Úvod... 3 2. Jak číst tuto příručku... 4 3. Funkčnost... 5 3.1. Seznam zpráv... 5 4. Ovládání programu... 6 4.1. Hlavní okno serveru... 6 4.2. Seznam zpráv...
Programovací software ConfigTool. Základní obsluha a postup připojení k zařízení přes USB a GPRS. Verze 2.00
Programovací software ConfigTool Základní obsluha a postup připojení k zařízení přes USB a GPRS Verze 2.00 Vážený zákazníku. Tento stručný uživatelský manuál Vás přehlednou a jednoduchou formou seznámí
PicoBlaze lekce 1: assembler, C překladač a simulační prostředí Jiří Svozil, Leoš Kafka, Jiří Kadlec svozil@utia.cas.cz
Technická zpráva PicoBlaze lekce 1: assembler, C překladač a simulační prostředí Jiří Svozil, Leoš Kafka, Jiří Kadlec svozil@utia.cas.cz Obsah 1. Úvod... 2 2. Xilinx PicoBlaze... 2 2.1 Architektura procesoru...
43 HTML šablony. Záložka Šablony v systému
43 HTML šablony Modul HTML šablony slouží ke správě šablon pro výstupy z informačního systému modularis ve formátu HTML. Modul umožňuje k šablonám doplňovat patičku, dokumentaci a vázat šablony na konkrétní
Informace o produktu Instalace programu MMS 3910 W. Konfigurační sada. Datum Platí pro Konfiguarční program MMS 3910W Version 2.01 f.f.
MMS Informace o produktu Instalace programu MMS 3910 W Konfigurační sada Datum 14.04.2005 Platí pro Konfiguarční program MMS 3910W Version 2.01 f.f. 6540-00019 První vydání Upozornění Při veškeré korespondenci
Psaní programu pro PLC SIMATIC S7-300 pomocí STEP 7
Psaní programu pro PLC SIMATIC S7-300 pomocí STEP 7 Seznámení s programem STEP 7 bude provedeno řešením jednoduché úlohy. Lis s ochranným zařízením má být spuštěn jen pomocí signálu START- spínače S1,
Návod k použití programu MONITOR III ver.1.2.
dl49002 pro strana 1 / 11 Návod k použití programu MONITOR III ver.1.2. UPOZORNĚNÍ! Program MONITOR III se po instalaci zobrazí v plné verzi. Oprávnění pro využití všech jeho funkcí je dáno HW klíčem dodaného
Pokyny pro obsluhu programu. EZZ01 File reader 1.3
www. první-saz.cz Pokyny pro obsluhu programu EZZ01 File reader 1.3 příloha k TP SaZ 3/01 1. Instalace programu EZZ01 File reader 1.3 do počítače Program EZZ01 File reader 1.2 pracuje s operačními systémy
Obsahy kurzů MS Office
Obsahy kurzů MS Office V současné době probíhají kurzy MS Office 2010 s následující osnovou: 1. Základy práce na PC, MS Office - praktické užití Kurz je určen pro všechny, kteří mají s prací na PC minimální
1. Diagnostika kotle prostřednictvím řídící jednotky
Diagnostika kotlů KP Pro diagnostiku poruchových a přechodných stavů, které se na kotlích KP mohou vyskytnout jsou k dispozici následující technické prostředky: diagnostika kotle diagnostika kotle diagnostika
Vývoj VHDL. Verilog HDL
Popis systémů pomocí VHDL Vývoj VHDL HDL - Hardware Description Language VHDL - Very High Speed Integrated Circuits HDL Vývoj od roku 1983 v rámci projektu VHSIC 1987 - standard IEEE 1076-1987 1993 - revize
Kapitola 1: Úvod. 1.1 Obsah balení. 1.2 Požadavky na systém. Česky
Kapitola 1: Úvod 1.1 Obsah balení Po obdržení televizního adaptéru TVGo A03 zkontrolujte, zda balení USB TV Super Mini obsahuje následující položky. Adaptér TVGo A03 Disk CD s ovladači Dálkový ovladač
Tvorba kurzu v LMS Moodle
Tvorba kurzu v LMS Moodle Před počátkem práce na tvorbě základního kurzu znovu připomínám, že pro vytvoření kurzu musí být profil uživatele nastaven administrátorem systému minimálně na hodnotu tvůrce
Učební pomůcka Simulace Witness
Tento materiál vznikl jako součást projektu EduCom, který je spolufinancován Evropským sociálním fondem a státním rozpočtem ČR. Učební pomůcka Simulace Witness Technická univerzita v Liberci Technická