Sbohem mikroelektroniko Vítej nanoelektroniko Submikronové technologie součastné trendy SOI technologie SiGe Tranzistor pro 50nm proces Virus Tloušťka hradlového oxidu = 1.2 nm!!! Dnes již přecházíme na 45nm proces hradlový oxid 0.8nm Vývoj CMOS technologií Vývoj CMOS technologií Kdy už to skončí??? Tloušťka hradlového oxidu = 1.2 nm Předepnutý křemík Strained Silicon Proč chceme stále menší tranzistory? Zmenšování rozměrů IO technologií (180, 130, 90, 65, 45, 32 nm) Vyšší rychlost Menší ztrátový výkon a spotřeba na funkční blok Počet tranzistorů na čipu Menší náklady na funkční blok Hlavní problémy Zabezpečení dostatečného I on (řídící proud) a I off (zbytkový proud) Ultratenký hradlový oxid parazitní svodový proud Velice mělké S/D difúzní oblasti a přechody Metalické propojení roste zpoždění (RC konstanta) Atd. Potenciální řešení je ve vysoce dielektrických mat. pro hradlovou izolaci, kovové hradlo, nové CMOS struktury, atd. Důsledky zmenšování rozměrů Technologie 65 nm a menší: Malé V dd, V t Kontrola nad OPN Těžkosti s výrobou ultra malých struktur (litografie, hloubka přechodů) Důsledky kvantových efektů a statistických odchylek
Feature Size ( m) Potenciální řešení: Zvýšit efektivní (V dd - V t ) Multi-V t, dynamické V t Zvýšit přípustný I off snížit V t Snižovat V dd pomaleji Různé napájení a rychlosti pro jednotlivé bloky Využití nových materiálů Limity planárních substrátových MOSFETů Řešení: alternativní CMOS technologie Multi-napěťové bloky s vypínáním napájení k jednotlivým blokům 0.7V OFF 0.9V 0.9V Snížení dynamických ztrát a svodového proudu SOI Dual gate SOI Vertikální FETs SiGe Strained Silicon Atd. Rychlost nikdy nestačí Metodologie pro zmenšování rozměrů tranzistorů Hodinové frekvence rostou exponenciálně Moorovy zákony 1 Miliarda Tranzistorů 1,000,000 100,000 10,000 1,000 100 K i486 Pentium i386 80286 Nahalem Pentium IV Pentium III Pentium II Pentium Pro 10 8086 Zdroj: Intel 1 1975 1980 1985 1990 1995 2000 2005 2010 Rok Zmenšování rozměrů - Scaling Velikosti rozměrů se zmenší o 30% každé 2-3 years Tranzistory jsou levnější Jsou i rychlejší Rychlost metalického propojení se však nezlepšuje Koeficient změny velikosti (Scale factor) S Typické kroky: S 2 10 1 10 6 3 1.5 1 0.8 0.6 0.35 0.250.18 Předpoklady zmenšování rozměrů motivu Výchozí předpoklad: Zachování konstantního elektrického pole Musíme přizpůsobit všechny rozměry (x, y, z => W, L, t ox ) Velikost napětí (V DD ) Hodnoty dotací difúzních oblastí Musí se přizpůsobit i metalizace Některé materiály již nevyhovují svými vlastnostmi 0.1 0.13 0.09 1965 1970 1975 1980 1985 1990 1995 2000 2005 Year
Změna rozměrů o faktor S Změna rozměrů o faktor S Parametr Redukční faktor Délka kanálu L 1/S Šířka kanálu W 1/S Hradlový oxid t ox 1/S Napájecí napětí V DD 1/S Vlastnosti tranzistorů Parametr Redukční faktor Poznámka Proudový faktor b S Proud I DS 1/S b(v DD -V t ) 2 Odpor 1 V DD /I DS Prahové napětí Vt 1/S Dotace substrátu N A S Redukce 1/5 Hradlová kapacita 1/S W.L/C ox Zpoždění 1/S RC Hodinová frekvence S 1/t Dynamické ztráty 1/S 2 C.V 2 / f Plocha čipu 1/S 2 Změna rozměrů - zhodnocení Tranzistory jsou rychlejší (+) Dynamická spotřeba klesá (+) Proudová hustota však roste (-) Roste odpor kontaktů Tloušťka metalických propojek Zůstává konstantní Dálka propojení Lokální / zmenšeno o faktor S Globální - nezměněno Metalické propojení Submikronová IO struktura v měřítku: Submikronová IO struktura v měřítku: Copper Conductors (8 Levels) Pasivační vrstva SiO 2 (500nm) + Si 3N 4 (200 nm) Metal #6 Metal #5 Low-k Dielectric Metal #4 Metal #3 Copper Plugs Metal #2 Metal #1 TRANZISTORY Trench izolace PolySi Gate
Rezistivita vodivých spojů Rozptýlená a vzájemná kapacita Zmenšují spolehlivost Mají vliv na výkon Klasifikace parazitních vlivu Kapacita Rezistivita Indukčtnost Ro = odpor na čtverec Vytváří přeslechy Parametr Změna rozměrů o faktor S Redukční faktor Šířka metalizace W 1/S Vzájemná vzdálenost 1/S Tloušťka t 1/S Tloušťka izolantu 1/S Změna rozměrů - Metalizace Důsledek zmenšování rozměrů Zpoždění dosáhlo minimuma při 180 90 nm, dále se bude jen zhoršovat Ale Parametr Redukční faktor Odpor na jednotkovou délku S 2 1/W.t Kapacita ve stejné vrstvě 1 t/s Kapacita mezi vrstvami 1 W/h Poznámka Redukce 1/5 Celková kapacita 1 W.L/C ox RC konstanta na jednot. délku S 2 [SIA97] ITRS Jak to bude? Intl. Technology Roadmap for Semiconductors Důsledky redukce rozměrů Lepší výkon Nižší cena Problémy se ztrátovým výkonem Potřeba nových materiálů Fyzikální limity Největší problémy: Ztrátový výkon Statický ztrátový výkon Prahové napětí vs napájecí napětí
Vývoj MOSFET struktur pod 70 nm technologiemi Bulk MOSFET SOI/ MOSFET Dual-Gate MOSFET Technologie SOI Silicon On Insulator Vertical MOSFET Technologie SOI SOI - Silicon On Insulator křemík na izolantu. Řez waferem s utopenou vrstvou izolujícího SiO2 Výhody SOI Lepší výkon díky eliminaci parazitních kapacit PN přechodů a Body Effectu 25-35% vyšší výkon než Si CMOS SOI může pracovat při menších napájecích napětích se stejným výkonem jako Si CMOS 40-50% Lepší využití plochy čipu menší plocha izolací Redukovaný efekt zpětného hradla (Body Effect) Zamezení svodových proudů do substrátu Menší oblasti PN přechodů Větší hustota integrace Zamezení latch-up efektu Větší provozní teplota (250 C) Odolnost proti záření Porovnání CMOS součástky v klasické technologii a SOI Nevýhody SOI Velice málo nevýhod: Teplotní vlastnosti Dražší substráty o 3 10 % než CMOS Hystereze prahového napětí
Druhy SOI Částečně ochuzená (Partially-Depleted) návaznost na CMOS postupy Plně ochuzená (Fully-Depleted) užší izol. hradla (náročnost),ug je funkcí náboje Plovoucí - body effect parazitní bipolární tranzistor prahové napětí Použití SOI Vhodné pro obvody s nízkou a velmi nízkou spotřebou Mikroprocesory s vyššími taktovacími frekvencemi IBM a Motorola Grafické procesory - Sony/IBM/Toshiba : PlayStation Obvody pro vysokorychlostní sériovou komunikaci: 10Gbps Ultra-low power systémy na čipu: hodinky na solární energii RFID Technologie výroby SOI waferů SOS - silicon on sapphire (1978) SIMOX - separation by implantation of oxygen (1983) ZMR - zone melting and recrystallisation (1983) BESOI - bond and etch back SOI (1989) Smart-Cut SOI (1996) Veškeré technologie pod 90 nm jsou na SOI Výroba Wafefů (SIMOX) 1. implantace kyslíkových iontů energie a množství implantace určuje hloubku a tloušťku utopené oxidové vrstvy a tím i tloušťku vrchní Si vrstvy 2. žíhání - postupné zvyšování teploty z 1050 na 1350 C zformování kvalitní celistvé oxidové vrstvy zamezení vzniku dislokací ve vrchní vrstvě křemíku Výroba substrátů Smart Cut
Porovnání SOI vs klasická CMOS Porovnání SOI oproti objemovému polovodiči při stejné technologii: o 30% rychlejší o 30% vetší hustota integrace o 20% méně výrobních kroků 50% spotřeba Technologie předepnutého křemíku Strained Silicon Technologie předepnutého křemíku Strain = napnout Využívá se rozdílné mřížkové konstatnty Si a Ge Technologie výroby pseudomorfního SiGe Používá se epitaxní růst při nízkých teplotách (300-800 o C) Zvýší se pohyblivost elektronů a děr SiGe Si substrát pseudomorfní SiGe vazba s dislokacemi Implementace do CMOS struktury Fotografie Tranzistoru Jiří Jakovenko Struktury integrovaných systémů - Katedra mikroelektroniky ČVUT 11/19 FEL
Výhody předepnutého křemíku Pouze o 2% větší náklady větší rychlost čipů - až o 35% zvýšení pohyblivosti nosičů o 50 % jednoduchost není potřeba zmenšovat tloušťku oxidu možnost kombinace s jinými technologiemi do budoucna SSOI Strained SOI Kombinace technologie SOI a technologie předepnutého křemíku zdroj: mpi-halle.de 25 nm FDSOI tranzistor, zdroj: CEA-Léti, Technologie High-k dielektrika v kombinaci s technologií kovových hradel Vývoj HKMG trval více než deset let Dnes se používá ve 45 nm a 32 nm technologiích Výkon tranzistorů až o 22% vyšší Svodové proudy 5 10x nižší Technologie SiGe HBT Technologie SiGe je známa již velmi dlouho, ale nikdo nedokázal spojit vrstvu SiGe s vrstvou Si bez poruch v krystalické struktuře V 90. letech nastává rozvoj v oblasti bipolárních tranzistorů vyvolaný rozvojem SiGe HBT Aplikace vrstvy SiGe je jen jedním přidaným výrobním krokem není nutná reorganizace výroby 45 nm tranzistor firmy s použitím technologie HKMG, zdroj: Intel Zdroj: Intel Jiří Jakovenko Struktury integrovaných systémů - Katedra mikroelektroniky ČVUT FEL Výhody a nevýhody SiGe HBT 3D Tri-Gate CMOS tranzistory - MuGFET Lepší výkon než Si BiCMOS Nižší cena než III-V Polovodiče (GaAs) Využití pro RF obvody Rychlost 300 550 GHz Náklady pouze o 2-3% vyšší Vyšší rychlost o 18-37 % Rok implementace 2012 Planární tranzistor 22 nm tří hradlový tranzistor Plně ochuzená oblast + Vyšší f T ~ 550GHz + Vyšší výkon (účinnost) + Nižší spotřeba - Vyšší náklady na výrobu - Náročnější výroba Zdroj: Intel
T ox SiO 2 Hradlo Si substrát Materiály s vyšším e T ox,equiv (e) = T K * (3.9/e) Protože T K > T ox, zbytkový proud hradla se při větším e zmenší Vhodné materiály: Si 3 N 4 (e~7); Ta 2 O 5 (e~25); LaO 2 /HfO 2 /ZrO 2 (e~15-30); Hf, Zr-SiO4 (e~12-16); a jiné Nejpravděpodobněji: Si 3 N 4 bude využíván co nejdéle T K Hradlo Si substrát High K Materiál Problémy materiálů s vysokým e Teplotní stabilita materiálů s vysokým e Rozhraní s Si substrátem Teplotní a chemická kompatibilita s PolySi, & B penetrace Požadavek kovového hradla? Vlastnosti povrchu: náboje na rozhraní; snížená pohyblivost Nové materiály: nutné pod 100 nm hradla Kovové hradlo Limity Polyhradla Ochuzení PolySi: zakřivení zak. pásu Penetrace Bóru přes velmi slabý oxid; Slučitelnost s novými materiály ( fyz. a chem. Vlastnosti ) Odpor velmi tenkých hradel Možné užití kovového hradla: 50 nm a méně Žádné ochuzení, malý odpor hradla, kompatibilní s materiály s velkým e Problémy Sesazení hradel a difúzních oblastí parazitní kapacity Technologie 3D čipů 3D čipy Plnohodnotný SOC SOC System On Chip 3-D IC : Několik aktivních Si vrstev Výhody Redukce délky propojení Lepší výkon čipu Menší plocha čipu Heterogenní integrace: digital, analog, optické
Nutná nová architektura návrhu Problém s chlazením Náhrada horizontálního propojení za vertikální 3-D Technologie Dnes plošný SOC Návrh na bázi GaAs Pohyblivost nosičů pro běžné polovodiče
Materiálové Vlastnosti GaAs Max. rychlost elektronů = 2 x Silicon = 2 x 10 7 cm/sec Pohyblivost děr GaAs (= 400) < Si (489 cm 2 V/sec) Vylučuje komplementární logiku Pohyblivost elektronů GaAs (4000-9000) >> Si (500-1200) Max. El. pole (max. rychlost) GaAs (0.3 V/ m) < Si (1 V/ m) Nízké napájecí napětí Křehký Materiál 3 až 4 palcové wafery Vysoká hustota defektů Velký Q SS a Q ox Není možná realizace MOS transistoru! Materiálové problémy GaAs Křehký Materiál 3 až 4 palcové wafery Vysoká hustota defektů Velký Q SS a Q ox Není možná realizace MOS transistoru! Malá pohyblivost děr Problém u komlementárních hradel Nejvhodnější součástka: MESFET I-V Charakteristiky Velké změny prahového napětí na jednom waferu (100 200 mv) Speciální technologie MEMS Mikrozrcátka
Cutoff frequency, GHz Digitální signálový procesor f max, f T, GHz Pohyblivost Velocity, 10 7 cm/s Vysokofrekvenční elektronika Spotřební elektronika Mikroprocesory, paměti, senzorová elektronika Typy tranzistorů MOSFET (98 % aplikací) Bipolární: BJT vf elektronika Typy tranzistorů Bipolární: - BJT - HBT (Heterojunction Bipolar Transistor) FET - MESFET (Metal Semiconductor FET) - HEMT (High Electron Mobility Transistor) - MOSFET (Metal Oxide Semiconductor FET) Polovodičové materiály Si Polovodičové materiály III-V's (GaAs, InP AlGaAs, InGaAs, InAlAs, ) Si SiGe Širokopásové polovodiče (SiC, GaN, AlGaN) Evoluce mikrovlnných technologií Trendy ve vývoji vf technologií: Zvyšování mezní frekvence tranzistorů, f T a f max (III-V) Růst výstupního výkonu (polovodiče s širokým zakázaným pásem) Nízkonákladové křemíkové technologie(cmos a SiGe technologie) 1000 100 10 1 f max AlGaAs/GaAs HEMT GaAs MESFET Ge BJT f T GaAs phemt Si BJT InP HEMT AlGaAs/GaAs HEMT * Transferred substrate InP HBT 1960 1970 1980 1990 2000 Year Rok * InP HBT InP HEMT 3 2 1 0 GaAs In 0.53 Ga 0.47 As InP Si 0 50 100 150 200 Elektrické Electric pole field, kv/cm Růst mezního kmitočtu MOS tranzistorů Typický vf komunikační systém Dnes je velice rychlý nárůst CMOS technologií pro aplikace mikrovlnných obvodů Díky novým technologiím dosahují CMOS technologie téměř stejných vlastností jako speciální technologie pro RF 500 100 Upper limit nmosfet Exp. data nmosfet Exp. data pmosfet LNA Kombinace vf analogových a digitálních obvodů N f ref VCO AG C AA filtr reference I,V,f Analogový signálový procesor ADC hodiny PA DAC 10 0.05 CMOS 32 nm f T / f MAx - 380 GHz/440 GHz 0.1 1 Gate length, µm Regulátory Řízení napájení