Principy počítačů a operačních systémů
|
|
|
- Jan Kříž
- před 7 lety
- Počet zobrazení:
Transkript
1 Principy počítačů a operačních systémů Architektura a implementace zjednodušeného procesoru MIPS Zimní semestr 2011/2012
2 Architektura procesoru MIPS (1) Registry 32 obecných 32-bitových registrů (general-purpose) s0-s7, t0-t9, zero, a0-a3, v0-v1, gp, fp, sp, ra, at (r0-r31) registr PC s adresou následující instrukce speciální registry pro řízení Paměť adresa instrukce, který vyvolala výjimku, apod. přístup pouze na zarovnané adresy (dělitelné 4) granularita délky slova (32 bitů), tj. 4B nepřímá adresace s posunutím register indirect with displacement R2 = Mem [R1 + immediate], Mem [R1 + immediate] = R2 2/73 - Procesor
3 Architektura procesoru MIPS (2) Operace operace registr/registr, registr/immediate aritmetické a logické operace, přesun dat mezi registry přesuny dat registr/paměť load/store architektura podmíněné skoky při rovnosti/nerovnosti obsahu dvou registrů nepodmíněné skoky včetně nepřímých skoků a skoků do podprogramu speciální instrukce práce se speciálními registry 3/73 - Procesor
4 Architektura procesoru MIPS (3) Zpracování instrukcí čtení instrukce z paměti na adrese v PC dekódování instrukce a čtení operandů z registrů vykonání operace odpovídající instrukčnímu kódu operace s obsahem registrů, výpočet adresy a čtení z (zápis do) paměti, porovnání operandů pro podmíněný skok uložení výsledku do registru výsledek operace s registry, data přečtená z paměti posun PC na následující instrukci následující instrukce následuje bezprostředně za právě čtenou instrukcí, pokud není řečeno jinak (podmíněný/nepodmíněný skok, výjimka) 4/73 - Procesor
5 Jednocyklová datová cesta Uspořádání logických celků implementující operace procesoru
6 Čtení instrukce (fetch) Registr PC obsahuje adresu instrukce v paměti pro programátora není přímo přístupný Paměť instrukcí oddělená pamět = Harvardská architektura (prozatím) Sčítačka inkrementuje obsah PC o 4 implicitní posun na následující instrukci (von Neumannovská koncepce) PC 4 Add Read address Instruction Instruction Memory 6/73 - Procesor
7 7/73 - Procesor Podpora čtení instrukce 4 PC Addr Insn IM
8 8/73 - Procesor Registrové operace (add, sub,...) Op (6) Rs (5) Rt (5) Rd (5) shamt (6) Funct (6) funct Rs Rt Rd Read register 1 Read register 2 Write register Register 1 value Register file 32 Write Register 2 data value ALU Result ALUOp RegWrite
9 9/73 - Procesor Podpora registrových operací 4 ALUOp PC Addr Insn IM I[25:21] I[20:16] I[15:11] Rs Rt Rd WD A RF B ALU Res RegWrite
![Addr Insn IM I[25:21] I[20:16]](/docs-images/47/21577392/images/page_9.jpg "I[15:11] Rs Rt Rd WD A RF B ALU")
10 10/73 - Procesor Operace s přímými operandy (addi, andi,...) Op (6) Rs (5) Rt (5) Immediate (16) Immediate 16 Sign ext. 32 ALUOp Rs 5 Read register 1 Register 1 value 32 ALU Rt 5 32 Write register Write data Register file Result RegWrite
11 Znaménkové rozšíření (sign( extension) Logický prvek vstup: n-bitové číslo X předpokládá se reprezentace ve dvojkové doplňku X n Sign Extend m Y výstup: m-bitové číslo Y znaménkové rozšíření čísla X Příklad pro n=16, m=32 Sign Extend Y 31 Y 16 X 15 Y 15 X 0 Y 0 11/73 - Procesor
12 Podpora přímých operandů 4 I[15:0] Sign Ext ALUOp PC Addr Insn IM I[25:21] I[20:16] I[15:11] M U X Rs Rt Rt Rd WD A RF B M U X ALU Res RegDst RegWrite ALUSrc 12/73 - Procesor
![I[15:11] M U X Rs Rt Rt Rd WD A RF B M U X](/docs-images/47/21577392/images/page_12.jpg "ALU Res RegDst RegWrite ALUSrc 12/73 -")
13 Přepínač vstupů (multiplexer,( mux) Logický prvek selektor: n-bitové číslo S { 0,..., 2 n-1 } N=2 n m-bitových vstupů X 0, X 1,..., X N-1 X 0 X 1 X N N-1 Y S m-bitový výstup Y=X S S Příklad pro N=4, m=1 pro výběr vstupu se používá dekodér do kódu 1 z N X 0 X 1 Mux Y S S X 2 X 3 13/73 - Procesor
14 Binární dekodér do 1 z N (binary( to 1-hot) Logický prvek n vstupů: n-bitové dvojkové číslo B { 0,..., 2 n-1 } N=2 n výstupů: reprezentace B v kódu 1 z N B-tý bit 1, ostatní 0 Příklad pro N=4 Vstupy Výstupy B 0 B 1 H 0 B 1 z N B 1 B 0 H 3 H 2 H 1 H 0 H H H 3 1 ze 4 14/73 - Procesor
15 15/73 - Procesor Čtení z paměti (load) Op (6) Rs (5) Rt (5) Offset (16) Offset Rs 5 16 Read register 1 Sign ext. 32 Register 1 value 32 ALU ALUOp Rt 5 32 Write register Write data Register file Result Address Read Data Data Memory RegWrite
16 16/73 - Procesor Zápis do paměti (store) Op (6) Rs (5) Rt (5) Offset (16) Offset 5 Rs 5 Rt 16 Read register 1 Read register 2 Sign ext. 32 Register 1 value Register file 32 ALU Result ALUOp Address Register 2 value Write Data MemWrite Data Memory
17 Podpora přístupu do paměti 4 I[15:0] Sign Ext ALUOp PC Addr Insn IM I[25:21] I[20:16] I[15:11] M U X Rs Rt Rt Rd WD A RF B M U X ALU Res Addr RD DM WD M U X RegDst RegWrite ALUSrc MemToReg MemWrite 17/73 - Procesor
18 18/73 - Procesor Podmíněný skok s relativní adresou (branch) Op (6) Rs (5) Rt (5) Offset (16) 4 M U X Branch PC Add Offset 16 Sign ext. 32 Shift left 2 Add ALUOp Rs Rt 5 5 Read register 1 Read register 2 Register 1 value Register file Register 2 value 32 ALU Zero
19 19/73 - Procesor Logický posun vlevo o k bitů (shift logical left) Logický prvek vstup: n-bitové číslo X výstup: n-bitové číslo Y = X << k X n Shift Left Logical 2 n Y Příklad pro n=16, k=2 X 15 X 14 Shift Left Logical 2 Y 15 X 13 Y 3 Y 2 X 1 0 Y 1 X 0 0 Y 0
20 20/73 - Procesor Podpora podmíněného skoku s relativní adresou 4 M U X Branch I[15:0] Sign Ext Shift Lft 2 ALUOp PC Addr Insn IM I[25:21] I[20:16] I[15:11] M U X Rs Rt Rt Rd WD A RF B M U X ALU Zero Res Addr RD DM WD M U X RegDst RegWrite ALUSrc MemToReg MemWrite
![I[25:21] I[20:16] I[15:11] M U X Rs Rt Rt Rd WD A RF B M U X ALU](/docs-images/47/21577392/images/page_20.jpg "Zero Res Addr RD DM WD M U X RegDst RegWrite ALUSrc MemToReg")
21 21/73 - Procesor Nepodmíněný skok s absolutní adresou (jump) Op (6) Address (26) PC 4 Add PC+4 [31:28] 4 Address 26 Shift left 2
22 22/73 - Procesor Podpora nepodmíněného skoku s absolutní adresou 4 M U X Jump Shift Lft 2 PC+4[31:28] M U X Branch I[15:0] Sign Ext Shift Lft 2 I[25:0] ALUOp PC Addr Insn IM I[25:21] I[20:16] I[15:11] M U X Rs Rt Rt Rd WD A RF B M U X ALU Zero Res Addr RD DM WD M U X RegDst RegWrite ALUSrc MemToReg MemWrite
23 Řízení jednocyklové datové cesty Řízení průchodu dat datovou cestou v závislosti na typu operace
24 24/73 - Procesor V čem spočívá řízení datové cesty? 4 M U X Jump Shift Lft 2 PC+4[31:28] M U X Branch I[15:0] Sign Ext Shift Lft 2 I[25:0] ALUOp PC Addr Insn IM I[25:21] I[20:16] I[15:11] M U X Rs Rt Rt Rd WD A RF B M U X ALU Zero Res Addr RD DM WD M U X RegDst RegWrite ALUSrc MemToReg MemWrite
25 25/73 - Procesor Příklad: řízení datové cesty pro instrukci add Jump=0 Shift Lft 2 PC+4[31:28] 0 Branch=0 I[15:0] Sign Ext Shift Lft 2 I[25:0] ALUOp= add PC Addr Insn IM I[25:21] I[20:16] I[15:11] 0 1 Rs Rt Rd WD A RF B 0 1 ALU Zero Res Addr RD DM WD 0 1 RegDst=1 RegWrite=1 ALUSrc=1 MemToReg=0 MemWrite=0
26 26/73 - Procesor Příklad: řízení datové cesty pro instrukci sw Jump=0 Shift Lft 2 PC+4[31:28] 0 Branch=0 I[15:0] Sign Ext Shift Lft 2 I[25:0] ALUOp= add PC Addr Insn IM I[25:21] I[20:16] I[15:11] 0 1 Rs Rt Rt Rd WD A RF B 0 1 ALU Zero Res Addr RD DM WD 0 1 RegDst=X RegWrite=0 ALUSrc=0 MemToReg=X MemWrite=1
27 27/73 - Procesor Příklad: řízení datové cesty pro instrukci beq Jump=0 Shift Lft 2 PC+4[31:28] 0 Branch=1 I[15:0] Sign Ext Shift Lft 2 I[25:0] ALUOp= sub PC Addr Insn IM I[25:21] I[20:16] I[15:11] 0 1 Rs Rt Rt Rd WD A RF B 0 1 ALU Zero Res Addr RD DM WD 0 1 RegDst=X RegWrite=0 ALUSrc=1 MemToReg=X MemWrite=0
28 Radič datové cesty (data( path controller) Generuje řídící signály zdroj hodnoty PC zápis do registrů čtení/zápis dat operace ALU Hodnoty pro různé instrukce ohodnocení většiny signálů závisí na operačním kódu v instrukci některé mohou být přímo součástí instrukčního kódu Instruction část signálů ALUOp odpovídá bitům v poli funct zjednodušuje implementaci řadiče Control Jump Branch RegDst RegWrite MemWrite MemToReg ALUOp ALUSrc 28/73 - Procesor
29 Implementace řadiče pomocí ROM Řídící paměť ROM (Read Only Memory) jako RAM, ale jen pro čtení slova v paměti reprezentují hodnoty řídících signálů hodnota operačního kódu adresuje řádky paměti Opcode 29/73 - Procesor J u m p B r a n c h R e g D s t R e g W r i t e add addi lw sw 0 0 X 0 1 X 0 0 beq 0 1 X 0 0 X 1 1 j 1 X X 0 0 X X X M e m W r i t e M e m T o R e g A L U O p A L U S r c
30 Implementace řadiče pomocí kombinačního obvodu Reálný procesor: 100+ instrukcí a 300+ ř. signálů kapacita řídící ROM bitů (~4 KiB) problém je udělat ROM rychlejší než datovou cestu Alternativa k ROM: kombinační obvod mnoho signálů má málo jedniček nebo nul kompaktní reprezentace log. funkcí pro řídící signály Opcode add addi lw beq sw j Jump MemWrite Branch ALUOp MemToReg RegDst RegWrite ALUSrc 30/73 - Procesor
31 Průběh hodinového cyklu Datová cesta s nepřetržitým čtením Čas nevadí, protože zápisy (PC, RF, DM) jsou nezávislé v rámci cyklu žádné čtení nenásleduje po zápisu čtení instrukce (fetch) nepotřebuje řízení po přečtení instrukce radič dekóduje operační kód na řídící signály pro zbývající část datové cesty při změně obsahu PC (adresa instrukce) se začne zpracovávat další instrukce Čtení z instrukční paměti Čtení registrů (Čtení z řídící ROM) Čtení z datové paměti Zápis do datové paměti Zápis do registrů Zápis do PC 31/73 - Procesor
32 Výkon jednocyklového počítače Každá instrukce trvá 1 takt (CPI=1) jednocyklový radič = kombinační obvod nebo řídící ROM obecně nižší frekvence hodinového signálu Délka cyklu odpovídá délce nejdelší instrukce v tomto případě lw, ale typicky násobení, dělení či floating-point operace v rozporu s optimize for the common case Datová cesta obsahuje duplicitní prvky instrukční a datová paměť, 2 sčítačky navíc Jde to i lépe? 32/73 - Procesor
33 Vícecyklová datová cesta
34 Základní myšlenka Proměnná doba zpracování instrukce jednoduché instrukce by neměly trvat stejně dlouho jako složité nelze měnit periodu hodinového signálu instrukce rozdělena do menších kroků perioda hodinového signálu odpovídá délce kroku v každém taktu proveden 1 krok, počet taktů nutných pro zpracování se pro různé instrukce liší instrukční cyklus vs. strojový cyklus aproximace proměnné délky cyklu Jak dobře to funguje? 34/73 - Procesor
35 Jednocyklová vs. vícecyklová datová cesta Předpokládejme... většina instrukcí trvá 10ns, ale násobení trvá 40ns a v programech je (v průměru) 10% instrukcí násobení Jednocyklová datová cesta perioda hodin 40ns, CPI=1 při 40ns na instrukci je výkon 25 MIPS Vícecyklová datová cesta perioda hodin 10ns, CPI (90% 1) + (10% 4) 1.3 při (v průměru) 13ns na instrukci je výkon 77 MIPS vícecyklová datová cesta je 3 (o 200%) rychlejší 35/73 - Procesor
36 Rozdělení instrukcí do kroků Instrukční cyklus načtení instrukce dekódování instrukce a přečtení registrů vykonání instrukce, výpočet adresy, dokončení větvení přístup do paměti a zapsání výsledku dokončení čtení z paměti 36/73 - Procesor
37 Princip implementace vícecyklové datové cesty PC Address Instruction register Read reg. 1 Read reg. 2 Data 1 A Instruction or Data Memory Write data Memory data register Write register Write data Data 2 Registers B ALU ALUOut rozdělit na části nutné pro vykonání jednotlivých kroků části nutno izolovat pomocí registrů pro mezivýsledky řadič musí provést instrukci datovou cestou instrukce mohou některé kroky přeskočit a skončit dříve 37/73 - Procesor
38 Krok 1: čtení instrukce Současně probíhá IR <= Memory [PC] přečtení instrukce do instrukčního registru PC <= PC + 4 posun PC na adresu další instrukce změna hodnoty PC nevadí, protože přečtená instrukce je již v instrukčním registru 38/73 - Procesor
39 Krok 2: dekódování instrukce a čtení registrů Současně probíhá A <= Reg [IR.rs] přečtení obsahu zdrojového registru 1 B <= Reg [IR.rt] přečtení obsahu zdrojového registru 2 ALUOut <= PC + (sign-extend (IR.addr) << 2) výpočet adresy podmíněného skoku pokud instrukce není skok, výsledek se nepoužije Další kroky se liší podle typu instrukce... 39/73 - Procesor
40 Krok 3: provedení operace/výpočet adresy v paměti Podmíněný skok (konec) if (A == B) then PC <= ALUOut adresu skoku máme v ALUOut z předchozího kroku Nepodmíněný skok (konec) PC <= PC [31:28] + IR [25:0] << 2 Aritmeticko-logická operace ALUOut <= A funct B Přístup do paměti ALUOut <= A + sign-extend (IR [15:0]) výpočet adresy pro přístup do paměti 40/73 - Procesor
41 Krok 4: přístup do paměti/zápis výsledku Aritmeticko-logická operace (konec) Reg [IR.rd] <= ALUOut výsledek operace zapsán do cílového registru Zápis do paměti (konec) Memory [ALUOut] <= B obsah registru zapsán do paměti Čtení z paměti MDR <= Memory [ALUOut] obsah paměti přečten do pomocného registru 41/73 - Procesor
42 Krok 5: zápis dat z paměti do registru Čtení z paměti (konec) Reg [IR.rt] <= MDR zápis přečtené hodnoty do registru 42/73 - Procesor
43 Řízení vícecyklové datové cesty
44 44/73 - Procesor Implementace vícecyklové datové cesty PC IorD MemWrite IRWrite RegDst RegWrite ALUSrcA 0 X 1 Address Instruction Register Data Write data Memory MemRead [25:21] [20:16] [15:0] Memory data register [15:11] Read reg. 1 Read reg. 2 Write register Write data MemToReg Data 1 Registers Data 2 A B ALU Zero Result ALU control ALUOp ALUOut 3 [15:0] [5:0] 16 Sign 32 ext. Shift Left 2 ALUSrcB
45 Řízení vícecyklové datové cesty je sekvenční Zpracování instrukce trvá více taktů řadič musí vědět, který krok zpracování instrukce má provést sekvenční obvod konečný automat nachází se v jednom z množiny možných stavů, stav uchován v paměťovém prvku (registru) kombinační logika určí následující stav, který se do stavového registru zapíše s náběžnou hranou hod. signálu START Instruction fetch/decode and register fetch Memory access instructions R-type instructions Branch instruction Jump instruction 45/73 - Procesor
46 46/73 - Procesor Instruction fetch/decode and register fetch Instruction Fetch START MemRead ALUSrcA=0 IorD=0 IRWrite ALUSrcB=01 ALUOp=00 PCWrite PCSource=00 Instruction decode/ Register fetch 0 1 ALUSrcA=0 ALUSrcB=11 ALUOp=00 Op='LW' or Op='SW' Op=R-type Op='BEQ' Op='J' Memoryreference FSM R-type FSM Branch FSM Jump FSM
47 47/73 - Procesor Memory reference FSM Memory address computation From 1 2 ALUSrcA=1 ALUSrcB=10 ALUOp=00 Op='LW' Memory access Op='SW' Memory access 3 MemRead 5 IorD=1 MemWrite IorD=1 Memory read completion step 4 RegWrite MemToReg=1 RegDst=0 To state 0
48 48/73 - Procesor R-type FSM Execution From 1 6 ALUSrcA=1 ALUSrcB=00 ALUOp=10 R-type completion 7 RegDst=1 MemToReg=0 RegWrite=1 To state 0
49 49/73 - Procesor Branch FSM Branch completion From 1 8 ALUSrcA=1 ALUSrcB=00 ALUOp=01 PCWriteCond PCSource=01 To state 0
50 50/73 - Procesor Jump FSM Jump completion From 1 9 PCWrite PCSource=10 To state 0
51 51/73 - Procesor Konečný automat pro řadič vícecyklové datové cesty START MemRead ALUSrcA=0 IorD=0 IRWrite ALUSrcB=01 ALUOp=00 PCWrite PCSource=00 Instruction Fetch Instruction decode/ Register fetch 0 1 ALUSrcA=0 ALUSrcB=11 ALUOp=00 Op='LW' or Op='SW' Op=R-type Op='BEQ' Op='J' Memory address computation Execution Branch completion Jump completion 2 ALUSrcA=1 ALUSrcB=10 ALUOp=00 6 ALUSrcA=1 ALUSrcB=00 ALUOp=10 8 ALUSrcA=1 ALUSrcB=00 ALUOp=01 PCWriteCond PCSource=01 9 PCWrite PCSource=10 Op='LW' Memory access Op='SW' Memory access R-type completion 3 5 MemRead IorD=1 MemWrite IorD=1 7 RegDst=1 MemToReg=0 RegWrite=1 Memory read completion step 4 RegWrite MemToReg=1 RegDst=0
52 Výjimky a přerušení Neočekávaná změna toku provádění instrukcí jiná příčina než jump/branch Vnitřní (exception, trap) aritmetické přetečení nedefinovaná instrukce vyvolání služby operačního systému selhání hardware Vnější (interrupt) periferní zařízení selhání hardware 52/73 - Procesor
53 Podpora výjimek a přerušení Hardware zastavení vykonávání instrukce důležité je zachovat korektní stav procesoru zajistit možnost identifikace příčiny příznakové bity ve speciálním registru případně další upřesňující informace uschovat adresu instrukce, při které výjimka nastala umožňuje pokračovat v běhu (přerušeného) programu skok na adresu obslužné rutiny stejná adresa pro všechny typy výjimek (MIPS) různé adresy pro různé výjimky (Intel) 53/73 - Procesor
54 54/73 - Procesor Podpora pro výjimku při aritmetickém přetečení Execution From 1 6 ALUSrcA=1 ALUSrcB=00 ALUOp=10 R-type completion Arithmetic overflow 7 RegDst=1 MemToReg=0 RegWrite=1 Not overflow Overflow 11 IntCause=1 CauseWrite ALUSrcA=0 ALUSrcB=01 ALUOp=01 EPCWrite PCWrite PCSource=11 To state 0
55 55/73 - Procesor Podpora pro výjimku při neplatné instrukci Undefined Instruction From 1 10 IntCause=0 CauseWrite ALUSrcA=0 ALUSrcB=01 ALUOp=01 EPCWrite PCWRite PCSource=11 To state 0
56 Obsluha výjimek a přerušení Realizuje software uschování stavu původního výpočtu zjištění příčiny výjimky/přerušení obsluha příslušného typu výjimky může dojít k ukončení vypočtu obnovení stavu původního výpočtu návrat do původního programu pokračovat následující instrukcí restartovat instrukci, která výjimku vyvolala 56/73 - Procesor
57 Výkon vícecyklové datové cesty Instrukční mix 30% load (5ns), 10% store (5ns) 50% add (4ns), 10% mul (20ns) Jednocyklová datová cesta (takt 20ns, CPI=1) 20ns na instrukci výkon 25 MIPS Jednoduchá vícecyklová datová cesta (takt 5ns) CPI (90% 1) + (10% 4) = ns na instrukci výkon 153 MIPS Jemně členěná vícecyklová datová cesta (takt 1ns) CPI (30% 5) + (10% 5) + (50% 4) + (10% 20) = 6 6ns na instrukci výkon 166 MIPS 57/73 - Procesor
58 Realizace vícecyklového řadiče
59 Více-cyklový řadič = konečný automat Konečný automat množina platných stavů, vnitřní stav, počáteční stav přechody mezi stavy v závislosti na stavu a vstupech Realizace konečného automatu stav + podmínky = paměť + logika = sekvenční obvod realizace závisí na reprezentaci vnitřního stavu obvodové řešení stavový registr, kombinační logika posuvný řetězec klopných obvodů paměť + jednoduchý sekvenční obvod (místo dekodéru) mikroprogramování, nanoprogramování 59/73 - Procesor
60 Obvodový řadič Obvodová realizace konečného automatu přechody stavovým diagramem standardní metody sekvenční logiky 60/73 - Procesor
61 61/73 - Procesor Mikroprogramový řadič Maurice V. Wilkes, 1951
62 62/73 - Procesor Princip vykonávání mikrokódu
63 63/73 - Procesor Mikroprogramování na jednoduchém CPU Zdroj: Mark Smotherman - A Brief History of Microprogramming
64 Architektura (akumulátorová) Registry ACC (akumulátor) Instrukční sada instrukce 8 bitů (2 bity operační kód, 6 bitů adresa) opcode=00: load (ACC from memory) ACC <= memory [address] opcode=01: add (to ACC from memory) ACC <= ACC + memory [address] opcode=10: store (ACC to memory) memory [address] <= ACC opcode=11: branch (to address if ACC zero) if (ACC == 0) PC <= address 64/73 - Procesor
65 65/73 - Procesor Řídící signály pcincr : PC <= PC + 1 PC_in : PC <= CPU internal bus PC_out : CPU internal bus <= PC IR_in IR_out : IR <= CPU internal bus : CPU internal bus <= address portion of IR MAR_in : MAR <= CPU internal bus MDR_in : MDR <= CPU internal bus MDR_out : CPU internal bus <= MDR read : MDR <= memory[ MAR ] write : memory[ MAR ] <= MDR ACC_in : ACC <= CPU internal bus ACC_out : CPU internal bus <= ACC TEMP_out : CPU internal bus <= TEMP aluadd : addition is selected as the ALU operation
66 66/73 - Procesor Mikroprogram pro instrukci load
67 67/73 - Procesor Mikroprogram pro instrukci load fetch T0: PC_out, MAR_in T1: read, pcincr T2: MDR_out, IR_in decode T3: decode opcode in IR execute T4: IR_out(addr part), MAR_in T5: read T6: MDR_out, ACC_in, reset to T0
68 Realizace řídící logiky: logické funkce ACC_in = (load & T6) + (add & T7) ACC_out = (store & T5) + (add & T6) aluadd = add & T6 TEMP_out = add & T7 IR_in = T2 IR_out = (load & T4) + (add & T4) + (store & T4) + (brz & acceq0 & T4) MAR_in = T0 + (load & T4) + (add & T4) + (store & T4) MDR_in = store & T5 MDR_out = T2 + (load & T6) PC_in = brz & acceq0 & T4 PC_out = T0 pcincr = T1 read = T1 + (load & T5) + (add & T5) write = store & T6 68/73 - Procesor
69 69/73 - Procesor Realizace řídící logiky: mikrořadič s řídící pamětí
70 Horizontální formát mikroinstrukcí Přímá reprezentace řídících signálů mikroinstrukce obsahuje přímo hodnoty řídících signálů není třeba dekódovat rychlost libovolná kombinace pružnost velké nároky na prostor 70/73 - Procesor
71 Vertikální formát mikroinstrukcí Kódovaná reprezentace řídících signálů některé kombinace se vylučují navzájem možno zakódovat menší objem nutno dekódovat zpomalení, zesložitění pevný návrh méně pružné 71/73 - Procesor
72 Nanoprogramování Základní myšlenka jen některé kombinace řídících signálů dávájí smysl smysluplné kombinace očíslujeme a uložíme do paměti Dvojúrovňová řídící paměť první úroveň použije vertikální formát (tj. čísla smysluplných kombinací) pro indexaci druhé úrovně vybraný řádek ve druhé úrovni je již v horizontálním formátu (tj. bity odpovídají řídícím signálům) Důsledky silná redukce velikosti zpomalení 72/73 - Procesor
73 73/73 - Procesor Srovnání mikro- a nanoprogramování
Architektura počítačů Implementace procesoru
Architektura počítačů Implementace procesoru http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematcs and physics Ukázková
Kubatova 19.4.2007 Y36SAP - 13. procesor - control unit obvodový a mikroprogramový řadič RISC. 19.4.2007 Y36SAP-control unit 1
Y36SAP - 13 procesor - control unit obvodový a mikroprogramový řadič RISC 19.4.2007 Y36SAP-control unit 1 Von Neumannova architektura (UPS1) Instrukce a data jsou uloženy v téže paměti. Paměť je organizována
Struktura a architektura počítačů (BI-SAP) 12
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 12 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Architektura počítačů
Architektura počítačů Procesor V přednášce byly použity (se souhlasem vydavatelství) obrázky z knihy Paterson, D., Henessy, V.: Computer Organization and Design, The HW/SW Interface. Elsevier, ISBN: 978-0-12-370606-5
SWI120 ZS 2010/2011. hookey.com/digital/
Principy cpypočítačů počítačů a operačních systémů Číslicové systémy Literatura http://www.play hookey.com/digital/ Digitální počítač Dnes obvykle binární elektronický 2 úrovně napětí, 2 logické hodnoty
Architektury CISC a RISC, uplatnění v personálních počítačích
Architektury CISC a RISC, uplatnění v personálních počítačích 1 Cíl přednášky Vysvětlit, jak pracují architektury CISC a RISC, upozornit na rozdíly. Zdůraznit, jak se typické rysy obou typů architektur
Základní typy procesorů, principy zřetězeného zpracování, plnění fronty instrukcí.
Radek Nakoukal NAK010 Základní typy procesorů, principy zřetězeného zpracování, plnění fronty instrukcí. Zdroj: http://radovan.bloger.cz/risc---cisc-procesory Základní typy procesorů V dnešní době se dělí
Principy překladačů. Architektury procesorů. Jakub Yaghob
Principy překladačů Architektury procesorů Jakub Yaghob Architektury procesorů Architektura procesoru představuje cílový jazyk Platí pro překladače do kódu konkrétního procesoru Ovlivňuje celý backend
Další aspekty architektur CISC a RISC Aktuálnost obsahu registru
Cíl přednášky: Vysvětlit principy práce s registry v architekturách RISC a CISC, upozornit na rozdíly. Vysvětlit možnosti využívání sad registrů. Zabývat se principy využívanými v procesorech Intel. Zabývat
Proudové zpracování instrukcí I. Celočíselná pipeline RISC
Proudové zpracování instrukcí I. Celočíselná pipeline RISC Ing. Miloš Bečvář s využitím slajdů prof. Davida Pattersona CS152, University California at Berkeley, 1996 Osnova přednášky Návrh jednoduché datové
Využití ICT pro rozvoj klíčových kompetencí CZ.1.07/1.5.00/34.0448
Střední odborná škola elektrotechnická, Centrum odborné přípravy Zvolenovská 537, Hluboká nad Vltavou Využití ICT pro rozvoj klíčových kompetencí CZ.1.07/1.5.00/34.0448 CZ.1.07/1.5.00/34.0448 1 Číslo projektu
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Synchronní 3-bitový čítač s KO D, asyn. RST a výstupem MAX Vlastnosti: ) Čítač inkrementuje svůj výstup o 2) Změna výstupu nastává vždy při změně náběžné
Sekvenční logické obvody
Sekvenční logické obvody 7.přednáška Sekvenční obvod Pokud hodnoty výstupů logického obvodu závisí nejen na okamžitých hodnotách vstupů, ale i na vnitřním stavu obvodu, logický obvod se nazývá sekvenční.
Strojový kód k d a asembler procesoru MIPS SPIM. MIPS - prostředí NMS NMS. 32 ks 32bitových registrů ( adresa registru = 5 bitů).
Strojový kód k d a asembler procesoru MIPS Použit ití simulátoru SPIM K.D. - cvičení ÚPA 1 MIPS - prostředí 32 ks 32bitových registrů ( adresa registru = 5 bitů). Registr $0 je zero čte se jako 0x0, zápis
Procesor. Procesor FPU ALU. Řadič mikrokód
Procesor Procesor Integrovaný obvod zajišťující funkce CPU Tvoří srdce a mozek celého počítače a do značné míry ovlivňuje výkon celého počítače (čím rychlejší procesor, tím rychlejší počítač) Provádí jednotlivé
Činnost CPU. IMTEE Přednáška č. 2. Několik úrovní abstrakce od obvodů CPU: Hodinový cyklus fáze strojový cyklus instrukční cyklus
Činnost CPU Několik úrovní abstrakce od obvodů CPU: Hodinový cyklus fáze strojový cyklus instrukční cyklus Hodinový cyklus CPU je synchronní obvod nutné hodiny (f CLK ) Instrukční cyklus IF = doba potřebná
Architektura počítačů Zvyšování výkonnosti
Architektura počítačů Zvyšování výkonnosti http://d3s.mff.cuni.cz http://d3s.mff.cuni.cz/teaching/nswi143 Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics
Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informatika 2 Technické prostředky počítačové techniky - 2 Přednáší: doc. Ing. Jan Skrbek, Dr. - KIN Přednášky: středa 14 20 15 55 Spojení: e-mail: jan.skrbek@tul.cz 16 10 17 45 tel.: 48 535 2442 Obsah:
Architektura počítačů
Architektura počítačů 4 Zřetězené vykonávaní instrukcí; Hazardy; Vyvažování stupňů zřetězení a časování; Superzřetězení České vysoké učení technické, Fakulta elektrotechnická AB36APO Architektura počítačů
Technické prostředky počítačové techniky
Počítač - stroj, který podle předem připravených instrukcí zpracovává data Základní části: centrální procesorová jednotka (schopná řídit se posloupností instrukcí a ovládat další části počítače) zařízení
Principy počítačů a operačních systémů
Principy počítačů a operačních systémů Zvyšování výkonnosti procesorů Zimní semestr 2/22 Co nám omezuje výkonnost procesoru? Jednocyklové zpracování insn.fetch, dec, exec Vícecyklové zpracování insn.fetch
Sběrnicová struktura PC Interní počítačové paměti PC
Informační systémy 2 Obsah: Sběrnicová struktura PC Interní počítačové paměti PC ROM RAM Paměti typu CACHE IS2-4 1 Dnešní info: Informační systémy 2 04 Informační systémy 2 Zemřel otec e-mailu 2 Aplikace
PROCESOR. Typy procesorů
PROCESOR Procesor je ústřední výkonnou jednotkou počítače, která čte z paměti instrukce a na jejich základě vykonává program. Primárním úkolem procesoru je řídit činnost ostatních částí počítače včetně
Architektura počítače
Architektura počítače Výpočetní systém HIERARCHICKÁ STRUKTURA Úroveň aplikačních programů Úroveň obecných funkčních programů Úroveň vyšších programovacích jazyků a prostředí Úroveň základních programovacích
Architektura počítačů. Instrukce a návrh instrukční sady. Lubomír Bulej KDSS MFF UK
Architektura počítačů Instrukce a návrh instrukční sady Lubomír Bulej KDSS MFF UK Pro připomenutí: počítač je (jen) stroj Vykonává program Posloupnost instrukcí uložených v paměti. Vykoná instrukci a posune
Struktura a architektura počítačů (BI-SAP) 7
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 7 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Procesor. Základní prvky procesoru Instrukční sada Metody zvýšení výkonu procesoru
Počítačové systémy Procesor Miroslav Flídr Počítačové systémy LS 2006-1/17- Západočeská univerzita v Plzni Víceúrovňová organizace počítače Digital logic level Microarchitecture level Processor Instruction
4-1 4. Přednáška. Strojový kód a data. 4. Přednáška ISA. 2004-2007 J. Buček, R. Lórencz
4-4. Přednáška 4. Přednáška ISA J. Buček, R. Lórencz 24-27 J. Buček, R. Lórencz 4-2 4. Přednáška Obsah přednášky Násobení a dělení v počítači Základní cyklus počítače Charakteristika třech základní typů
Architektura počítačů
Architektura počítačů Struktura procesoru a paměti Richard Šusta, Pavel Píša České vysoké učení technické, Fakulta elektrotechnická B35APO Architektura počítačů Ver.2. Základní cyklus počítače sekvenční
Struktura a architektura počítačů
Struktura a architektura počítačů Alfanumerické kódy Řadič procesoru CISC, RISC Pipelining České vysoké učení technické Fakulta elektrotechnická Ver 1.20 J. Zděnek 2014 Alfanumerické kódy Kódování zobrazitelných
Kubatova Y36SAP 9. Strojový kód ISA architektura souboru instrukcí střadačově, zásobníkově orientovaná, GPR Kubátová Y36SAP-ISA 1
Y36SAP 9 Strojový kód ISA architektura souboru instrukcí střadačově, zásobníkově orientovaná, GPR 2007-Kubátová Y36SAP-ISA 1 Architektura souboru instrukcí, ISA - Instruction Set Architecture Vysoká Architektura
Assembler RISC RISC MIPS. T.Mainzer, kiv.zcu.cz
Assembler RISC T.Mainzer, kiv.zcu.cz RISC RISC, neboli Reduced Instruction Set Computer - koncepce procesorů s redukovaným souborem instrukcí (vs. CISC, neboli Complex Instruction Set Computer, "bohatý"
1 z 8 27.4.2009 13:04 Test: "TVY_04_SLO_v3" Otázka č. 1 Vstup? obvodu je Odpověď A: hodinový vstup Odpověď B: set Odpověď C: reset Odpověď D: datový vstup Otázka č. 2 Jakou frekvenci naměříme na výstupu
Architektura počítačů Logické obvody
Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics Digitální
Architektura počítačů
Architektura počítačů Procesor V přednášce byly použity (se souhlasem vydavatelství) obrázky z knihy Paterson, D., Henessy, V.: Computer Organization and Design, The HW/SW Interface. Elsevier, ISBN: 978--2-3766-5
Vážení zákazníci, dovolujeme si Vás upozornit, že na tuto ukázku knihy se vztahují autorská práva, tzv. copyright. To znamená, že ukázka má sloužit výhradnì pro osobní potøebu potenciálního kupujícího
Princip funkce počítače
Princip funkce počítače Princip funkce počítače prvotní úlohou počítačů bylo zrychlit provádění matematických výpočtů první počítače kopírovaly obvyklý postup manuálního provádění výpočtů pokyny pro zpracování
Architektura počítačů Zvyšování výkonnosti
Architektura počítačů Zvyšování výkonnosti http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematcs and physics Faktory
Čítače e a časovače. v MCU. Čítače a časovače MCU. Obsah
Čítače e a časovače v MCU K.D. - přednášky 1 Obsah Režim čítač Režim časovač Rozšíření funkce čítače/časovače Automatické plnění Funkce compare Funkce capture Funkce PWM Dekódování signálu inkrementálních
Základy informatiky. 2. Přednáška HW. Lenka Carr Motyčková. February 22, 2011 Základy informatiky 2
Základy informatiky 2. Přednáška HW Lenka Carr Motyčková February 22, 2011 Základy informatiky 1 February 22, 2011 Základy informatiky 2 February 22, 2011 Základy informatiky 3 February 22, 2011 Základy
Procesory, mikroprocesory, procesory na FPGA. 30.1.2013 O. Novák, CIE 11 1
Procesory, mikroprocesory, procesory na FPGA 30.1.2013 O. Novák, CIE 11 1 Od sekvenčních automatů k mikroprocesorům 30.1.2013 O. Novák, CIE 11 2 30.1.2013 O. Novák, CIE 11 3 Architektura počítačů Von Neumannovská,
Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informatika 2 Technické prostředky počítačové techniky - 2 Přednáší: doc. Ing. Jan Skrbek, Dr. - KIN Přednášky: středa 14 20 15 55 Spojení: e-mail: jan.skrbek@tul.cz 16 10 17 45 tel.: 48 535 2442 Obsah:
Architektura počítačů Logické obvody
Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics 2/36 Digitální
Vítězslav Bártl. březen 2013
VY_32_INOVACE_VB07_K Jméno autora výukového materiálu Datum (období), ve kterém byl VM vytvořen Ročník, pro který je VM určen Vzdělávací oblast, vzdělávací obor, tematický okruh, téma Anotace Vítězslav
zení Koncepce připojení V/V zařízení POT POT ... V/V zařízení jsou připojena na sběrnici pomocí řadičů. Řadiče Připojení periferních zařízení
Připojení periferních zařízen zení 1 Koncepce připojení V/V zařízení V/V zařízení jsou připojena na sběrnici pomocí řadičů. Řadiče specializované (řadič disku) lze k nim připojit jen zařízení určitého
Petr Havíček HAV319. Rodina procesorů Intel Nehalem (historie a vývoj)
Petr Havíček HAV319 Rodina procesorů Intel Nehalem (historie a vývoj) Úvod Nehalem je označení pro novou mikroarchitekturu procesorů od společnosti Intel. Je následníkem architektury Intel Core. První
Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informační systémy 2 Obsah: Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC ROM RAM Paměti typu CACHE IS2-4 1 Dnešní info: Informační systémy 2 03 Informační systémy
Gymnázium Vysoké Mýto nám. Vaňorného 163, 566 01 Vysoké Mýto
Gymnázium Vysoké Mýto nám. Vaňorného 163, 566 01 Vysoké Mýto Registrační číslo projektu Šablona Autor Název materiálu CZ.1.07/1.5.00/34.0951 III/2 INOVACE A ZKVALITNĚNÍ VÝUKY PROSTŘEDNICTVÍM ICT Mgr. Jana
Úvod do architektur personálních počítačů
Úvod do architektur personálních počítačů 1 Cíl přednášky Popsat principy proudového zpracování informace. Popsat principy zřetězeného zpracování instrukcí. Zabývat se způsoby uplatnění tohoto principu
a operačních systémů
NSWI2 2/2 ZS Principy počítačů a operačních systémů INSTRUKCE Kdybych nařídil generálovi, aby létal od květině ke květině a on by rozkaz neprovedl, nebyla by to chyba generálova, ale moje. král asteroidu
Číselné soustavy Ing. M. Kotlíková, Ing. A. Netrvalová Strana 1 (celkem 7) Číselné soustavy
Číselné soustavy Ing. M. Kotlíková, Ing. A. Netrvalová Strana (celkem 7) Polyadické - zobrazené mnohočlenem desítková soustava 3 2 532 = 5 + 3 + 2 + Číselné soustavy Číslice tvořící zápis čísla jsou vlastně
Cílem kapitoly je seznámit studenta s pamětmi. Jejich minulostí, současností a hlavnímu parametry.
Paměti Cílem kapitoly je seznámit studenta s pamětmi. Jejich minulostí, současností a hlavnímu parametry. Klíčové pojmy: paměť, RAM, rozdělení pamětí, ROM, vnitřní paměť, vnější paměť. Úvod Operační paměť
V 70. letech výzkumy četnosti výskytu instrukcí ukázaly, že programátoři a
1 Počítače CISC a RISC V dnešní době se ustálilo dělení počítačů do dvou základních kategorií podle typu použitého procesoru: CISC - počítač se složitým souborem instrukcí (Complex Instruction Set Computer)
Provádění instrukcí. procesorem. Základní model
procesorem 1 Základní model Kód programu (instrukce) a data jsou uloženy ve vnější paměti. Procesor musí nejprve z paměti přečíst instrukci. Při provedení instrukce podle potřeby čte nebo zapisuje data
DUM 10 téma: Stavová tabulka výklad
DUM 10 téma: Stavová tabulka výklad ze sady: 01 Logické obvody ze šablony: 01 Automatizační technika I Určeno pro 3. ročník vzdělávací obor: 26-41-M/01 Elektrotechnika ŠVP automatizační technika Vzdělávací
Sekvenční logické obvody
Sekvenční logické obvody Sekvenční logické obvody - úvod Sledujme chování jednoduchého logického obvodu se zpětnou vazbou Sekvenční obvody - paměťové členy, klopné obvody flip-flop Asynchronní klopné obvody
Operační systém teoreticky
Přednášky o výpočetní technice Operační systém teoreticky Adam Dominec 2010 Rozvržení Operační systém Uživatelské účty Správa RAM Plánování procesů Knihovny Okna Správa zařízení Rozvržení Operační systém
Procesor z pohledu programátora
Procesor z pohledu programátora Terminologie Procesor (CPU) = řadič + ALU. Mikroprocesor = procesor vyrobený monolitickou technologií na čipu. Mikropočítač = počítač postavený na bázi mikroprocesoru. Mikrokontrolér
Část 1 ZÁKLADNÍ RYSY VÝPOČETNÍ PROSTŘEDKŮ DOSTUPNÝCH NA IT4INNOVATIONS
Část 1 ZÁKLADNÍ RYSY VÝPOČETNÍ PROSTŘEDKŮ DOSTUPNÝCH NA IT4INNOVATIONS Maximální výkonnost CPU Maximální výkonnost CPU je dána výrazem P max =cores*k*f, kde: cores je počet jader v CPU, k je počet FP instrukcí,
Architektury počítačů
Architektury počítačů Virtuální paměť II + Pipeline. duben 29 České vysoké učení technické, Fakulta elektrotechnická B35APO Architektura počítačů Ver.3. * Technická knihovna v Dejvicích - virtuální projekt
Principy počítačů I - Procesory
Principy počítačů I - Procesory snímek 1 VJJ Principy počítačů Část V Procesory 1 snímek 2 Struktura procesoru musí umožnit změnu stavu stroje v libovolném kroku uvolnění nebo znemožnění pohybu dat po
Charakteristika dalších verzí procesorů v PC
Charakteristika dalších verzí procesorů v PC 1 Cíl přednášky Poukázat na principy tvorby architektur nových verzí personálních počítačů. Prezentovat aktuální pojmy. 2 Úvod Zvyšování výkonu cestou paralelizace
Sada 2 - MS Office, Excel
S třední škola stavební Jihlava Sada 2 - MS Office, Excel 03. Úvod do Excelu 2007. Vkládání dat, vzorce Digitální učební materiál projektu: SŠS Jihlava šablony registrační číslo projektu:cz.1.09/1.5.00/34.0284
Principy počítačů a operačních systémů
Principy počítačů a operačních systémů Instrukce jazyk počítače Zimní semestr 2011/2012 Jazyk počítače Instrukce a instrukční sada instrukce slova jazyka instrukční sada slovník Jaká slova by jazyk měl
Semestrální práce z předmětu. Jan Bařtipán / A03043 bartipan@studentes.zcu.cz
Semestrální práce z předmětu KIV/UPA Jan Bařtipán / A03043 bartipan@studentes.zcu.cz Zadání Program přečte ze vstupu dvě čísla v hexadecimálním tvaru a vypíše jejich součet (opět v hexadecimální tvaru).
Architektura AMD K10. Kozelský Martin, koz230. Datum: 11.11.2008
Architektura AMD K10 Vytvořil: Šuráb Jakub, sur072 Kozelský Martin, koz230 Datum: 11.11.2008 Obsah I. Připomenutí architektury AMD K8 IMC Cool'n'Quiet II. Architektura AMD K10 Struktura cache IMC, Hypertransport
Pohled do nitra mikroprocesoru Josef Horálek
Pohled do nitra mikroprocesoru Josef Horálek Z čeho vycházíme = Vycházíme z Von Neumannovy architektury = Celý počítač se tak skládá z pěti koncepčních bloků: = Operační paměť = Programový řadič = Aritmeticko-logická
Od logických obvodů k procesorům. INP 2008 FIT VUT v Brně
Od logických obvodů k procesorům INP 2008 FIT VUT v Brně Dvě základní implementace algoritmu aplikačně-specifický číslicový obvod (HW) výhody: optimální využití technických prostředků (optimalizace rychlosti,
Převodník DL232. Návod pro instalaci. Docházkový systém ACS-line. popis DL232.doc - strana 1 (celkem 5) Copyright 2013 ESTELAR
Převodník DL232 Docházkový systém ACS-line Návod pro instalaci popis DL232.doc - strana 1 (celkem 5) Popis funkce Modul DL232 slouží jako převodník datové sběrnice systému ACS-line (RS485) na signály normovaného
Kubatova 19.4.2007 Y36SAP 8. Strojový kód Jazyk symbolických instrukcí asembler JSA pro ADOP a AVR. 2007-Kubátová Y36SAP-strojový kód 1
Y36SAP 8 Strojový kód Jazyk symbolických instrukcí asembler JSA pro ADOP a AVR 2007-Kubátová Y36SAP-strojový kód 1 Architektura souboru instrukcí, ISA - Instruction Set Architecture Vysoká Architektura
KIV/ZI Základy informatiky. MS Excel maticové funkce a souhrny
KIV/ZI Základy informatiky MS Excel maticové funkce a souhrny cvičící: Michal Nykl zimní semestr 2012 MS Excel matice (úvod) Vektor: (1D) v = [1, 2, 3, 5, 8, 13] Např.: matice sousednosti Matice: (2D)
1. Programování, typy programovacích jazyků, historie.
1. Programování, typy programovacích jazyků, historie. třída Console metody Write, WriteLina, ReadLine, ResetColor vlastnosti ForegroundColor, Backgroundcolor třída Form objekt Label vlastnost Text význam
Principy činnosti sběrnic
Cíl přednášky: Ukázat, jak se vyvíjely architektury počítačů v souvislosti s architekturami sběrnic. Zařadit konkrétní typy sběrnic do vývojových etap výpočetních systémů. Ukázat, jak jsou tyto principy
NSWI /2011 ZS. Principy cpypočítačůčů aoperačních systémů ARCHITEKTURA
Principy cpypočítačůčů aoperačních systémů ARCHITEKTURA Literatura W.Stallings: Computer Organization & Architecture J.L.Hennessy, P.A.Patterson: Patterson: Computer Architecture: a Quantitative Approach
Koncept pokročilého návrhu ve VHDL. INP - cvičení 2
Koncept pokročilého návrhu ve VHDL INP - cvičení 2 architecture behv of Cnt is process (CLK,RST,CE) variable value: std_logic_vector(3 downto 0 if (RST = '1') then value := (others => '0' elsif (CLK'event
2010/2011 ZS. z HW pohledu 640 kb ought to be enough for anybody. Bill Gates, 1981
Pi Principy i počítačů čů PAMĚŤOVÝ SUBSYSTÉM z HW pohledu 640 kb ought to be enough for anybody. Bill Gates, 1981 Literatura http://www.tomshardware.com http://www.play-hookey.com/digital/ Hewlett-Packard:
{ } 9.1.9 Kombinace II. Předpoklady: 9108. =. Vypiš všechny dvoučlenné kombinace sestavené z těchto pěti prvků. Urči počet kombinací pomocí vzorce.
9.1.9 Kombinace II Předpoklady: 9108 Př. 1: Je dána pěti prvková množina: M { a; b; c; d; e} =. Vypiš všechny dvoučlenné kombinace sestavené z těchto pěti prvků. Urči počet kombinací pomocí vzorce. Vypisujeme
Signály Mgr. Josef Horálek
Signály Mgr. Josef Horálek Signály = Jedná se o nejstarší metody komunikace mezi procesem a jádrem, a mezi samotnými procesy. = Princip: = Prosec vykonává určitou činnost přijde mu signál přeruší původní
2.4.11 Nerovnice s absolutní hodnotou
.. Nerovnice s absolutní hodnotou Předpoklady: 06, 09, 0 Pedagogická poznámka: Hlavním záměrem hodiny je, aby si studenti uvědomili, že se neučí nic nového. Pouze používají věci, které dávno znají, na
Virtuální přístroje. Použití grafického programování v LabVIEW. Ing. Pavel Mlejnek
Virtuální přístroje Použití grafického programování v LabVIEW Ing. Pavel Mlejnek mlejnp1@fel.cvut.cz Grafické programování LabVIEW Základní informace Principy grafického programování Vývojové prostředí
Kvadratické rovnice pro učební obory
Variace 1 Kvadratické rovnice pro učební obory Autor: Mgr. Jaromír JUŘEK Kopírování a jkaékoliv další využití výukového materiálu je povoleno pouze s uvedením odkazu na www.jarjurek.cz. 1. Kvadratické
Popis a funkce klávesnice Gama originální anglický manuál je nedílnou součástí tohoto českého překladu
Popis a funkce klávesnice Gama originální anglický manuál je nedílnou součástí tohoto českého překladu Klávesnice Gama používá nejnovější mikroprocesorovou technologii k otevírání dveří, ovládání zabezpečovacích
Pingpongový míček. Petr Školník, Michal Menkina. TECHNICKÁ UNIVERZITA V LIBERCI Fakulta mechatroniky, informatiky a mezioborových studií
Petr Školník, Michal Menkina TECHNICKÁ UNIVERZITA V LIBERCI Fakulta mechatroniky, informatiky a mezioborových studií Tento materiál vznikl v rámci projektu ESF CZ.1.7/../7.47, který je spolufinancován
Architektury VLIW M. Skrbek a I. Šimeček
Architektury VLIW M. Skrbek a I. Šimeček xsimecek@fit.cvut.cz Katedra počítačových systémů FIT České vysoké učení technické v Praze Ivan Šimeček, 2011 MI-PAP, LS2010/11, Predn.3 Příprava studijního programu
E-ZAK. metody hodnocení nabídek. verze dokumentu: 1.1. 2011 QCM, s.r.o.
E-ZAK metody hodnocení nabídek verze dokumentu: 1.1 2011 QCM, s.r.o. Obsah Úvod... 3 Základní hodnotící kritérium... 3 Dílčí hodnotící kritéria... 3 Metody porovnání nabídek... 3 Indexace na nejlepší hodnotu...4
Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informatika 2 Technické prostředky počítačové techniky - 2 Přednáší: doc. Ing. Jan Skrbek, Dr. - KIN Přednášky: středa 14 20 15 55 Spojení: e-mail: jan.skrbek@tul.cz 16 10 17 45 tel.: 48 535 2442 Obsah:
Aktualizace mapových podkladů v zařízení Garmin
Ujistěte se že máte připojeno Vaše zařízení Garmin k počítači dříve než začnete postupovat podle tohoto návodu. Zadejte uživatelské jméno a heslo. Klikněte na přihlášení Kliněte na správa map a stahování
Přednáška 2 A4B38NVS - Návrh vestavěných systémů 2014, kat. měření, ČVUT - FEL, Praha J. Fischer A4B38NVS, 2014, J.Fischer, kat. měření, ČVUT - FEL 1
Přednáška 2 A4B38NVS - Návrh vestavěných systémů 2014, kat. měření, ČVUT - FEL, Praha J. Fischer A4B38NVS, 2014, J.Fischer, kat. měření, ČVUT - FEL 1 Modifikace bitů slova v SRAM nebo výstupní brány Funkce
Vážení zákazníci, dovolujeme si Vás upozornit, že na tuto ukázku knihy se vztahují autorská práva, tzv. copyright. To znamená, že ukázka má sloužit výhradnì pro osobní potøebu potenciálního kupujícího
Úvod do architektur procesorů
Úvod do architektur procesorů Přednáška pro AČS Ing. Jakub Št astný, Ph.D. 1 1 FPGA Laboratoř/Laboratoř zpracování biologických signálů Katedra teorie obvodů, FEL ČVUT Technická 2, Praha 6, 166 27 23.
Paměti a jejich organizace
Kapitola 5 Paměti a jejich organizace 5.1 Vnitřní a vnější paměti, vlastnosti jednotlivých typů Vnější paměti Jsou umístěny mimo základní jednotku. Lze je zařadit mezi periferní zařízení. Zápis a čtení
Řetězené zpracování. INP 2008 FIT VUT v Brně
Řetězené zpracování INP 2008 FIT VUT v Brně 1 Techniky urychlování výpočtu v HW Lze realizovat speciální kódování dle potřeby dané úlohy Příklad: aritmetické operace v kódu zbytkových tříd jsou extrémně
Tvorba trendové funkce a extrapolace pro roční časové řady
Tvorba trendové funkce a extrapolace pro roční časové řady Příklad: Základem pro analýzu je časová řada živě narozených mezi lety 1970 a 2005. Prvním úkolem je vybrat vhodnou trendovou funkci pro vystižení
Příklady a návody. Databázová vrstva
Příklady a návody Databázová vrstva Konceptuální datový model Popis dat.struktur pomocí entit, atributů, vazeb a integritních omezení ER-model nebo OO-diagramy (class diagram) ER model zdůrazňuje vztahy
PŘÍLOHA č. 2B PŘÍRUČKA IS KP14+ PRO OPTP - ŽÁDOST O ZMĚNU
PŘÍLOHA č. 2B PRAVIDEL PRO ŽADATELE A PŘÍJEMCE PŘÍRUČKA IS KP14+ PRO OPTP - ŽÁDOST O ZMĚNU OPERAČNÍ PROGRAM TECHNICKÁ POMOC Vydání 1/7, platnost a účinnost od 04. 04. 2016 Obsah 1 Změny v projektu... 3
Každý jednotlivý záznam datového souboru (tzn. řádek) musí být ukončen koncovým znakem záznamu CR + LF.
Stránka 1 z 6 ABO formát Technický popis struktury formátu souboru pro načtení tuzemských platebních příkazů k úhradě v CZK do internetového bankovnictví. Přípona souboru je vždy *.KPC Soubor musí obsahovat
Cílem kapitoly je seznámit studenta s pamětmi. Jejich minulostí, současností, budoucností a hlavními parametry.
Paměti Cílem kapitoly je seznámit studenta s pamětmi. Jejich minulostí, současností, budoucností a hlavními parametry. Klíčové pojmy: paměť, RAM, rozdělení pamětí, ROM, vnitřní paměť, vnější paměť. Úvod
Paměti EEPROM (1) Paměti EEPROM (2) Paměti Flash (1) Paměti EEPROM (3) Paměti Flash (2) Paměti Flash (3)
Paměti EEPROM (1) EEPROM Electrically EPROM Mají podobné chování jako paměti EPROM, tj. jedná se o statické, energeticky nezávislé paměti, které je možné naprogramovat a později z nich informace vymazat
CHARAKTERISTIKA MODERNÍCH PENTIÍ. Flynnova klasifikace paralelních systémů
Úvod: CHARAKTERISTIKA MODERNÍCH PENTIÍ Flynnova klasifikace paralelních systémů Paralelní systémy lze třídit z hlediska počtu toků instrukcí a počtu toků dat: SI systém s jedním tokem instrukcí (Single
Algoritmizace a programování
Algoritmizace a programování Struktura počítače - pokračování České vysoké učení technické Fakulta elektrotechnická Ver.1.10 J. Zděnek 2015 Systémová struktura počítače pokrač. Systém přerušení A8B14ADP