Architektura počítačů Implementace procesoru
|
|
|
- Antonie Urbanová
- před 5 lety
- Počet zobrazení:
Transkript
1 Architektura počítačů Implementace procesoru Lubomír Bulej CHARLES UNIVERSITY IN PRAGUE faculty of mathematcs and physics
2 Ukázková architektura: MIPS Základní charakteristka Zjednodušená oprot reálným implementacím Z důvodu názornost, ale stále dostatečně silná Registry obecných -bitových registrů R0 R31 (general purpose) Registr PC s adresou následující instrukce pro dekódování Speciální řídící registry Adresa instrukce, která vyvolala výjimku, apod. Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
3 Ukázková architektura: MIPS (2) Paměť Přístup pouze na zarovnané adresy (dělitelné 4) Odpovídá délce slova bitů Nepřímá adresace s posunutm (indirect with immediate displacement) Load: R2 := mem[r1 + immediate] Store: mem[r1 + immediate] := R2 Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
4 Ukázková architektura: MIPS (3) Operace Tříoperandové operace Zdrojové operandy: registr/registr, registr/immediate Cílový operand: registr Aritmetcké a logické operace, přesun dat mezi registry Architektura load/store Přesuny dat mezi pamět a registry Podmíněné skoky Při rovnost/nerovnost obsahu dvou registrů Nepodmíněné skoky Včetně nepřímých skoků, volání a návrat z podprogramu Speciální instrukce Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
5 Jednocyklová datová cesta Základní uspořádání logických celků procesoru Spojení kombinačních a sekvenčních obvodů Veškeré operace provedeny v jednom cyklu Zpracování každé instrukce má jedinou fázi (jeden atomický krok) Vhodné pro operace přibližně srovnatelné složitost Časový signál považujeme za implicitní Zjednodušení: Oddělená instrukční paměť (Harvardská architektura) Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
6 Ukázková architektura: MIPS (3) Kroky zpracování instrukce 1. Čtení kódu instrukce z pamět na adrese PC 2. Dekódování instrukce a čtení operandů 3. Vykonání operace odpovídající instrukčnímu kódu Operace s obsahem registrů, výpočet adresy pro čtení (zápis) v pamět, porovnávání operandů pro podmíněný skok 4. Uložení výsledku operace Uložení výsledku do registru, čtení (zápis) v pamět 5. Posun PC na následující instrukci Bezprostředně následující, vyjma podmíněného/nepodmíněného skoku nebo výjimky Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
7 7/71 Sekvenční obvod čtení instrukce (fetch) PC 4 Fetch address add Instructon Instructon Memory opcode Registr PC Adresa instrukce v pamět Pro programátora není přímo přístupný Sčítačka Inkrementace PC o 4 Implicitní posun na následující instrukci
8 8/71 Registrové operace (add, sub,...) op (6) rs (5) rt (5) rd (5) sa (5) funct (6) RegWrite funct rs rt rd Read register 1 Read register 2 Write register Write data Register data 1 Register data 2 ALUOp ALU result Register File
9 9/71 Podpora registrových operací 4 RegWrite ALUOp add I[25:21] I[20:16] RS RT A B ALU result PC Addr I[15:11] RD Insn WD IM RF
10 10/71 Operace s přímými operandy (addi,...) op (6) rs (5) rt (5) immediate (16) immediate 16 RegWrite Sign ext. ALUOp rs rt 5 5 Read register 1 Write register Register data 1 ALU result Write data Register File
11 11/71 Logický obvod znaménkového rozšíření 16 to bit Sign Extend y 31 y 16 x 15 y 15 x 0 y 0
12 12/71 Podpora přímých operandů 4 add I[15:0] Sign ext. RegWrite ALUOp PC Addr I[25:21] I[20:16] RS RT A B MUX ALU result Insn IM I[15:11] MUX RegDst RD WD RF ALUSrc
13 13/71 Podpora přímých operandů 4 add I[15:0] Sign ext. RegWrite ALUOp PC Addr I[25:21] I[20:16] RS RT A B MUX ALU result Insn IM I[15:11] MUX RegDst RD WD RF ALUSrc
14 14/71 Multplexer (mux) Přepínač vstupů Logický prvek pro výběr vstupu n 1} Selektor: n-bitové číslo S {0,..., 2 Vstup: N=2 n m-bitových hodnot x 0, x 1,..., x N 1 Výstup: m-bitová hodnota y=x S x 0 x 1 x N N 1 y s S
15 1-hot 15/71 Binární dekodér do kódu 1 z N Binary to 1-hot Logický prvek pro aktvaci 1 z N výstupů na základě hodnoty na vstupu n 1} Vstup: n-bitové číslo B {0,..., 2 N=2 n výstupů: B-tý výstup logická 1 (hot), ostatní logická 0 h 0 B h 1 h 2 h 3
16 16/71 Binární dekodér pro N=4 Vstupy Výstupy B 1 B 0 h 3 h 2 h 1 h B 0 B 1 h 0 h 1 h 2 h 3 1-hot
17 17/71 Přepínač vstupů pro N=4, m=1 S Mux x 0 x 1 y x 2 x 3
18 18/71 Čtení dat z pamět (ld) op (6) rs (5) rt (5) displacement (16) displacement 16 RegWrite Sign ext. ALUOp rs rt 5 5 Read register 1 Write register Write data Register File Register data 1 ALU Address Data Data Memory
19 19/71 Zápis dat do pamět (st) op (6) rs (5) rt (5) displacement (16) displacement rs rt 5 Read register 1 16 RegWrite Sign ext. Register data 1 5 Read Register register 2 data 2 ALUOp ALU MemWrite Address Data Register File Data Memory
20 MUX 20/71 Podpora přístupu do pamět PC 4 Addr Insn add I[15:0] I[25:21] I[20:16] Sign ext. RegWrite RS RT A B MUX ALUOp ALU MemWrite Addr Data IM I[15:11] MUX RT/RD ALUSrc DM RegDst WD MemToReg RF
21 MUX 21/71 Podpora přístupu do pamět PC 4 Addr Insn add I[15:0] I[25:21] I[20:16] Sign ext. RegWrite RS RT A B MUX ALUOp ALU MemWrite Addr Data IM I[15:11] MUX RT/RD ALUSrc DM RegDst WD MemToReg RF
22 MUX 22/71 Podmíněný skok s relatvní adresou (b) op (6) rs (5) rt (5) ofset (16) 4 Branch add PC ofset 16 Sign ext. Shl 2 add RegWrite ALUOp rs rt 5 5 Read register 1 Read register 2 Register data 1 Register data 2 ALU zero? Register File
23 23/71 Logický obvod logického posunu vlevo x 31 x 30 bit shif lef logical 2 y 31 x 29 y 3 x 1 0 y 1 x 0 0 y 0 y 2
24 MUX MUX 24/71 Podpora podmíněného skoku 4 add I[15:0] I[25:21] Sign ext. RegWrite RS A Shl 2 Branch add ALUOp MemWrite PC Addr Insn IM I[20:16] I[15:11] MUX RT B RT/RD MUX ALUSrc ALU Addr Data DM RegDst WD MemToReg RF
25 MUX MUX 25/71 Podpora podmíněného skoku 4 add I[15:0] I[25:21] Sign ext. RegWrite RS A Shl 2 Branch add ALUOp MemWrite PC Addr Insn IM I[20:16] I[15:11] MUX RT B RT/RD MUX ALUSrc ALU Addr Data DM RegDst WD MemToReg RF
26 26/71 Nepodmíněný absolutní skok (j) op (6) target (26) 28 4 add PC+4[31:28] 4 PC target 26 Shl 2
27 MUX Architektura počítačů, Implementace procesoru, LS 2017/2018, MUX MUX 27/71 Podpora nepodmíněného skoku 4 Jump add PC+4[31:28] I[15:0] I[25:0] I[25:21] Sign ext. Shl 2 RegWrite RS A Shl 2 Branch add ALUOp MemWrite PC Addr Insn IM I[20:16] I[15:11] MUX RT B RT/RD MUX ALUSrc ALU Addr Data DM RegDst WD MemToReg RF
28 MUX Architektura počítačů, Implementace procesoru, LS 2017/2018, MUX MUX 28/71 Podpora nepodmíněného skoku 4 Jump add PC+4[31:28] I[15:0] I[25:0] I[25:21] Sign ext. Shl 2 RegWrite RS A Shl 2 Branch add ALUOp MemWrite PC Addr Insn IM I[20:16] I[15:11] MUX RT B RT/RD MUX ALUSrc ALU Addr Data DM RegDst WD MemToReg RF
29 MUX Architektura počítačů, Implementace procesoru, LS 2017/2018, MUX MUX 29/71 Řízení jednocyklové datové cesty 4 Jump add PC+4[31:28] I[15:0] I[25:0] I[25:21] Sign ext. Shl 2 RegWrite RS A Shl 2 Branch add ALUOp MemWrite PC Addr Insn IM I[20:16] I[15:11] MUX RT B RT/RD MUX ALUSrc ALU Addr Data DM RegDst WD MemToReg RF
30 Řízení jednocyklové datové cesty (2) Řízení průchodu dat V závislost na typu operace Generování řídících signálů Zdroj hodnoty PC Zápis do registrů Čtení/zápis pamět Operace ALU Nastavení multplexerů Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
31 0 1 Architektura počítačů, Implementace procesoru, LS 2017/2018, /71 Příklad: Řízení datové cesty pro add Jump=0 4 add PC+4[31:28] I[15:0] I[25:0] I[25:21] Sign ext. Shl 2 RegWrite=1 RS A Shl 2 Branch=0 add ALUOp=add MemWrite=0 PC Addr Insn IM I[20:16] I[15:11] 1 0 RT B RT/RD 1 0 ALUSrc=1 ALU Addr Data DM RegDst=1 WD MemToReg=0 RF
32 0 1 Architektura počítačů, Implementace procesoru, LS 2017/2018, /71 Příklad: Řízení datové cesty pro sw Jump=0 4 add PC+4[31:28] I[15:0] I[25:0] I[25:21] Sign ext. Shl 2 RegWrite=0 RS A Shl 2 Branch=0 add ALUOp=add MemWrite=1 PC Addr Insn IM I[20:16] I[15:11] 1 0 RT B RT/RD 1 0 ALUSrc=0 ALU Addr Data DM RegDst=? WD MemToReg=? RF
33 0 1 Architektura počítačů, Implementace procesoru, LS 2017/2018, /71 Příklad: Řízení datové cesty pro beq Jump=0 4 add PC+4[31:28] I[15:0] I[25:0] I[25:21] Sign ext. Shl 2 RegWrite=0 RS A Shl 2 Branch=1 add ALUOp=sub MemWrite=0 PC Addr Insn IM I[20:16] I[15:11] 1 0 RT B RT/RD 1 0 ALUSrc=1 ALU Addr Data DM RegDst=? WD MemToReg=? RF
34 Řadič datové cesty Data path controller Logický obvod generující řídící signály Hodnoty signálů závisí na operačním kódu instrukce Některé mohou být přímo součást instrukčního kódu MIPS: Část signálů ALUOp odpovídá bitům v poli funct instrukcí formátu R-type Zjednodušuje implementaci řadiče Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
35 35/71 Řadič pomocí ROM Řadič s řídící pamět Slova v pamět reprezentují hodnoty řídících signálů Hodnota operačního kódu adresuje řádky pamět opcode Jump Branch RegDst RegWrite MemWrite MemToReg ALUOp ALUSrc add add 1 addi add 0 lw add 0 sw 0 0? 0 1? add 0 beq 0 1? 0 0? sub 1 j 1?? 0 0???
36 Řadič pomocí ROM (2) Reálný procesor MIPS Zhruba 100 instrukcí a 300 řídících signálů Kapacita řídící ROM zhruba bitů (~ 4 KB) Implementační problémy Jak vyrobit ROM rychlejší než je datová cesta Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
37 Řadič pomocí kombinačního obvodu Rychlejší alternatva k ROM Pozorování: Mnoho řídících signálů má málo jedniček nebo nul Obsah ROM lze kompaktně reprezentovat logickými funkcemi add Opcode addi lw beq sw j Jump MemWrite Branch ALUOp MemToReg RegDst RegWrite ALUSrc Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
38 Průběh hodinového cyklu Datová cesta s nepřetržitým čtením V našem návrhu není na závadu Zápisy (PC, RF, DM) jsou nezávislé V rámci cyklu žádné čtení nenásleduje po zápisu Čtení instrukce (fetch) nepotřebuje řízení Po přečtení instrukce řadič dekóduje operační kód na řídící signály pro zbývající část datové cesty Při změně PC se začne zpracovávat další instrukce Čtení z instrukční pamět Čtení registrů (Čtení z řídící ROM) Čtení z datové pamět Zápis do datové pamět Zápis do registrů Zápis do PC Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
39 Výkon jednocyklového procesoru Každá instrukce trvá právě 1 takt (CPI=1) Jednocyklový řadič (řídící ROM nebo kombinační obvod) Obecně nižší taktovací frekvence Délka cyklu odpovídá délce nejdelší instrukce V našem případě load Obvykle násobení, dělení nebo foatng point operace Datová cesta obsahuje duplicitní prvky Instrukční a datová paměť, dvě sčítačky navíc Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
40 Vícecyklová datová cesta Základní myšlenka Proměnná doba zpracování instrukcí Jednoduché instrukce by neměly trvat stejně dlouho jako složité Perioda hodinového signálu je konstantní zpracování instrukce rozděleno do více kroků Perioda hodinového signálu odpovídá délce kroku Instrukční cyklus vs. strojový cyklus Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
41 Výkon vícecyklového procesoru Hrubý odhad Předpoklady Jednoduché instrukce trvají 10 ns Násobení trvá 40 ns Typický instrukční mix obsahuje v průměru 10 % násobení Jednocyklová datová cesta Perioda hodin 40 ns, CPI=1 výkon 25 MIPS Vícecyklová datová cesta Perioda hodin 10 ns, CPI=1,3 průměrně 13 ns na instrukci, výkon 77 MIPS (trojnásobné zlepšení) Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
42 42/71 Rozdělení instrukce do kroků Obvyklý instrukční cyklus 1. Čtení instrukce 2. Dekódování instrukce, čtení registrů 3. Vykonání operace / výpočet adresy / dokončení větvení 4. Zápis výsledku / přístup do pamět 5. Dokončení čtení z pamět
43 Vícecyklová datová cesta (2) Princip implementace Rozdělení zpracování instrukce do kroků Izolace kroků pomocí registrů pro mezivýsledky Funkce řadiče Realizace návaznost jednotlivých kroků v datové cestě Některé instrukce mohou některé kroky přeskočit a skončit dříve Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
44 44/71 Vícecyklová datová cesta (3) PC Address Instructon or Data Data Insn Register Read register 1 Read register 2 Write register Register data 1 Register data 2 A B ALU ALU Out Memory Data Register Write data Register File
45 1. krok: Čtení instrukce Současně probíhá IR Memory[PC] Přečtení instrukce do instrukčního registru PC PC + 4 Posun PC na adresu další instrukce v sekvenci Změna hodnoty PC čtení instrukce neovlivní, protože přečtená instrukce je již v instrukčním registru Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
46 2. krok: Dekódování instrukce, čtení reg. Současně probíhá A Reg[IR.rs] Přečtení obsahu zdrojového registru A B Reg[IR.rt] Přečtení obsahu zdrojového registru B ALUOut PC + (SignExtend(IR.addr) << 2) Výpočet adresy podmíněného skoku Pokud instrukce není skok, výsledek se nepoužije Další kroky se liší podle typu instrukce Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
47 3. krok: Vykonání operace / výpočet adr. Instrukce podmíněného skoku (konec) (A == B) PC ALUOut Cíl skoku vypočítaný v předchozím kroku Instrukce nepodmíněného skoku (konec) PC PC[31:28] + (IR[25:0] << 2) Aritmetcko-logická operace ALUOut A funct B ALUOut A funct SignExtend(IR[15:0]) Přístup do pamět ALUOut A + SignExtend(IR[15:0]) Výpočet adresy pro přístup do pamět Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
48 48/71 4. krok: Zápis výsledku / přístup do pam. Aritmetcko-logická operace (konec) Reg[IR.rd] ALUOut Zápis do pamět (konec) Memory[ALUOut] B Čtení z pamět DR Memory[ALUOut]
49 49/71 5. krok: Dokončení čtení z pamět Čtení z pamět (konec) Reg[IR.rt] DR
50 50/71 Implementace vícecyklové datové cesty PC IorD MemWrite IRWrite RegDst RegWrite ALUSrcA 1 0 Address Data Data Memory MemRead Insn Register [25:21] [20:16] [15:0] [15:11] Data Register Read register 1 Read register 2 Write register Write data Register data 1 Register data 2 Register File A B ALUSrcB ALU ALU Control ALUOp ALU Out MemToReg [15:0] [5:0] 16 Sign Shl ext. 2
51 Řízení vícecyklové datové cesty Sekvenční proces Zpracování instrukcí ve více hodinových cyklech Řadič je sekvenční obvod (konečný automat) Aktuální stav řadiče uchováván v paměťovém prvku (stavovém registru) Kombinační logika určuje následující stav, který se do stavového registru zapíše s náběžnou hranou hodinového signálu START Instructon fetch/decode Register fetch Memory access instructons R-type instructons Branch instructon Jump instructon Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
52 52/71 Instructon fetch/decode, Register fetch Instructon fetch START 0 MemRead ALUSrcA=0 IorD=0 IRWrite ALUSrcB=01 ALUOp=00 PCWrite PCSource=00 1 Instructon decode Register fetch ALUSrcA=0 ALUSrcB=11 ALUOp=00 Op=='lw' Op=='sw' Op is R-type Op='beq' Op='j' Memory access instructons R-type instructons Branch instructon Jump instructon
53 53/71 Memory access instructons Memory address computaton From 1 2 ALUSrcA=1 ALUSrcB=10 ALUOp=00 Op=='lw' Op=='sw' Memory access 3 MemRead IorD=1 Memory access 5 MemWrite IorD=1 Memory read completon step 4 RegWrite MemToReg=1 RegDst=0 To 0
54 54/71 R-type instructons Executon From 1 6 ALUSrcA=1 ALUSrcB=00 ALUOp=10 R-type completon 7 RegDst=1 MemToReg=0 RegWrite=1 To 0
55 55/71 Branch instructon Branch completon From 1 8 ALUSrcA=1 ALUSrcB=00 ALUOp=01 PCWriteCond PCSource=01 To 0
56 56/71 Jump instructon Jump completon From 1 9 PCWrite PCSource=10 To 0
57 57/71 Řízení vícecyklové datové cesty (2) Instructon fetch START MemRead ALUSrcA=0 IorD=0 IRWrite ALUSrcB=01 ALUOp=00 PCWrite PCSource=00 Op=='lw' Op=='sw' Memory address computaton ALUSrcA=1 ALUSrcB=10 ALUOp=00 Memory access Op=='lw' MemRead IorD=1 Op=='sw' MemWrite IorD=1 Instructon decode Register fetch Op is R-type Executon R-type completon ALUSrcA=0 ALUSrcB=11 ALUOp=00 ALUSrcA=1 ALUSrcB=00 ALUOp=10 RegDst=1 MemToReg=0 RegWrite=1 Branch completon Op='beq' ALUSrcA=1 ALUSrcB=00 ALUOp=01 PCWriteCond PCSource=01 Op='j' Jump completon PCWrite PCSource=10 Memory read completon step RegWrite MemToReg=1 RegDst=0
58 Tok provádění instrukcí Sekvenční a očekávané řízení toku Běžný kód, podmíněný nebo nepodmíněný skok Neočekávaná změna toku Vnitřní příčina (Excepton/Trap) Aritmetcké přetečení Nedefnovaná instrukce Nepovolený přístup do pamět Selhání hardwaru Vyvolání služby operačního systému Vnější příčina (Interrupt) Požadavek I/O zařízení Selhání hardwaru Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
59 Podpora výjimek a přerušení Hardwarová podpora Zastavení vykonávání instrukce Zachování korektního stavu procesoru Možnost identfkace příčiny Příznakové bity ve speciálním registru Číslo výjimky Uschování adresy instrukce, při které výjimka nastala Možnost restartovat běh nebo pokračovat v běhu Skok na adresu obslužné rutny Jedna adresa vs. různé adresy pro různé druhy výjimek Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
60 60/71 Podpora výjimky přetečení Executon From 1 6 ALUSrcA=1 ALUSrcB=00 ALUOp=10 Arithmetc overfow R-type completon 7 RegDst=1 MemToReg=0 RegWrite=1 Overfow 11 IntCause=1 CauseWrite ALUSrcA=0 ALUSrcB=01 ALUOp=01 EPCWrite PCWrite PCSource=11 To 0
61 61/71 Podpora výjimky neplatné instrukce Undefned instructon From 1 Undefned instructon 10 IntCause=0 CauseWrite ALUSrcA=0 ALUSrcB=01 ALUOp=01 EPCWrite PCWrite PCSource=11 To 0
62 Podpora výjimek a přerušení (2) Sofwarová obsluha Uschování stavu původního výpočtu Zjištění příčiny Obsluha příslušného typu výjimky/přerušení Obsluha I/O zařízení Změna stavu výpočtu Ukončení výpočtu Obnovení stavu původního výpočtu Návrat do původního výpočtu Provedení následující instrukce Restart instrukce, která výjimku vyvolala Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
63 63/71 Výkon vícecyklové datové cesty Instrukční mix 30% load (5ns), 10% store (5ns) 50% add (4ns), 10% mul (20ns) Jednocyklová datová cesta (takt 20ns, CPI = 1) 20ns na instrukci výkon 50 MIPS Jednoduchá vícecyklová datová cesta (takt 5ns) CPI (90% 1) + (10% 4) = ns na instrukci výkon 153 MIPS Jemně členěná vícecyklová datová cesta (takt 1ns) CPI (30% 5) + (10% 5) + (50% 4) + (10% 20) = 6 6ns na instrukci výkon 166 MIPS
64 Realizace vícecyklového řadiče Realizace konečného automatu Stav + podmínky = paměť + logika = sekvenční obvod Konkrétní realizace závisí na reprezentaci vnitřního stavu Obvodové řešení Posuvný řetězec klopných obvodů Stavový registr, kombinační logika Paměť + jednoduchý sekvenční obvod Mikroprogramování, nanoprogramování Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
65 66/71 Stavový registr + kombinační logika Control logic Inputs Outputs PCWrite... MemRead ALUOp NS3 NS2 NS1 NS0 Řídící logika Op5 Op4 Op3 Op2 Op1 Op0 S3 S2 S1 S0 Kombinační obvod ROM, FPGA Instructon register opcode feld State register
66 67/71 Použit čítače pro následující stav
67 68/71 Logika pro výběr adresy
68 Horizontální formát mikroinstrukcí Přímá reprezentace řídících signálů Paměť mikroinstrukcí obsahuje přímo hodnoty řídících signálů Není potřeba dekódovat (rychlost) Libovolná kombinace (pružnost) Velké prostorové nároky Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
69 Vertkální formát mikroinstrukcí Kódovaná reprezentace řídících signálů Mikroinstrukce obsahují jen čísla platných kombinací řídících signálů Tato čísla se dekódují samostatným dekodérem nebo dekodéry (zpomalení, omezení pružnost) Architektura počítačů, Implementace procesoru, LS 2017/2018, /71
70 72/71 Nanoprogramování Kombinace horizontálního a vertkálního kódování Mikroprogramová paměť obsahuje jen čísla platných kombinací řídících signálů (vertkální formát) Převod na horizontální formát se nerealizuje pomocí fxního dekodéru (kombinačního obvodu), ale pomocí další pamět Výrazně redukuje prostor potřebný k uložení mikroprogramu, ovšem za cenu nižší rychlost
71 73/71 Srovnání mikro- a nanoprogramování
Architektura počítačů
Architektura počítačů Procesor V přednášce byly použity (se souhlasem vydavatelství) obrázky z knihy Paterson, D., Henessy, V.: Computer Organization and Design, The HW/SW Interface. Elsevier, ISBN: 978-0-12-370606-5
Architektura počítačů Logické obvody
Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics Digitální
Princip funkce počítače
Princip funkce počítače Princip funkce počítače prvotní úlohou počítačů bylo zrychlit provádění matematických výpočtů první počítače kopírovaly obvyklý postup manuálního provádění výpočtů pokyny pro zpracování
Principy počítačů a operačních systémů
Principy počítačů a operačních systémů Architektura a implementace zjednodušeného procesoru MIPS Zimní semestr 2011/2012 Architektura procesoru MIPS (1) Registry 32 obecných 32-bitových registrů (general-purpose)
Architektura počítačů Logické obvody
Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics 2/36 Digitální
Strojový kód k d a asembler procesoru MIPS SPIM. MIPS - prostředí NMS NMS. 32 ks 32bitových registrů ( adresa registru = 5 bitů).
Strojový kód k d a asembler procesoru MIPS Použit ití simulátoru SPIM K.D. - cvičení ÚPA 1 MIPS - prostředí 32 ks 32bitových registrů ( adresa registru = 5 bitů). Registr $0 je zero čte se jako 0x0, zápis
Kubatova 19.4.2007 Y36SAP - 13. procesor - control unit obvodový a mikroprogramový řadič RISC. 19.4.2007 Y36SAP-control unit 1
Y36SAP - 13 procesor - control unit obvodový a mikroprogramový řadič RISC 19.4.2007 Y36SAP-control unit 1 Von Neumannova architektura (UPS1) Instrukce a data jsou uloženy v téže paměti. Paměť je organizována
Činnost CPU. IMTEE Přednáška č. 2. Několik úrovní abstrakce od obvodů CPU: Hodinový cyklus fáze strojový cyklus instrukční cyklus
Činnost CPU Několik úrovní abstrakce od obvodů CPU: Hodinový cyklus fáze strojový cyklus instrukční cyklus Hodinový cyklus CPU je synchronní obvod nutné hodiny (f CLK ) Instrukční cyklus IF = doba potřebná
Architektura počítačů Zvyšování výkonnosti
Architektura počítačů Zvyšování výkonnosti http://d3s.mff.cuni.cz http://d3s.mff.cuni.cz/teaching/nswi143 Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics
Principy počítačů I - Procesory
Principy počítačů I - Procesory snímek 1 VJJ Principy počítačů Část V Procesory 1 snímek 2 Struktura procesoru musí umožnit změnu stavu stroje v libovolném kroku uvolnění nebo znemožnění pohybu dat po
Pohled do nitra mikroprocesoru Josef Horálek
Pohled do nitra mikroprocesoru Josef Horálek Z čeho vycházíme = Vycházíme z Von Neumannovy architektury = Celý počítač se tak skládá z pěti koncepčních bloků: = Operační paměť = Programový řadič = Aritmeticko-logická
Proudové zpracování instrukcí I. Celočíselná pipeline RISC
Proudové zpracování instrukcí I. Celočíselná pipeline RISC Ing. Miloš Bečvář s využitím slajdů prof. Davida Pattersona CS152, University California at Berkeley, 1996 Osnova přednášky Návrh jednoduché datové
Architektura počítačů Zvyšování výkonnosti
Architektura počítačů Zvyšování výkonnosti http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematcs and physics Faktory
Procesor. Základní prvky procesoru Instrukční sada Metody zvýšení výkonu procesoru
Počítačové systémy Procesor Miroslav Flídr Počítačové systémy LS 2006-1/17- Západočeská univerzita v Plzni Víceúrovňová organizace počítače Digital logic level Microarchitecture level Processor Instruction
Architektury počítačů a procesorů
Kapitola 3 Architektury počítačů a procesorů 3.1 Von Neumannova (a harvardská) architektura Von Neumann 1. počítač se skládá z funkčních jednotek - paměť, řadič, aritmetická jednotka, vstupní a výstupní
a operačních systémů
NSWI2 2/2 ZS Principy počítačů a operačních systémů INSTRUKCE Kdybych nařídil generálovi, aby létal od květině ke květině a on by rozkaz neprovedl, nebyla by to chyba generálova, ale moje. král asteroidu
Faculty of Nuclear Sciences and Physical Engineering Czech Technical University in Prague
Tomáš Faculty of Nuclear Sciences and Physical Engineering Czech Technical University in Prague Zjednodušené schéma systému z základ hardware pro mainframe tvoří: operační pamět - MAIN / REAL STORAGE jeden
Strojový kód. Instrukce počítače
Strojový kód Strojový kód (Machine code) je program vyjádřený v počítači jako posloupnost instrukcí procesoru (posloupnost bajtů, resp. bitů). Z hlediska uživatele je strojový kód nesrozumitelný, z hlediska
Struktura a architektura počítačů (BI-SAP) 7
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 7 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Provádění instrukcí. procesorem. Základní model
procesorem 1 Základní model Kód programu (instrukce) a data jsou uloženy ve vnější paměti. Procesor musí nejprve z paměti přečíst instrukci. Při provedení instrukce podle potřeby čte nebo zapisuje data
Základy informatiky. 2. Přednáška HW. Lenka Carr Motyčková. February 22, 2011 Základy informatiky 2
Základy informatiky 2. Přednáška HW Lenka Carr Motyčková February 22, 2011 Základy informatiky 1 February 22, 2011 Základy informatiky 2 February 22, 2011 Základy informatiky 3 February 22, 2011 Základy
Architektury CISC a RISC, uplatnění v personálních počítačích
Architektury CISC a RISC, uplatnění v personálních počítačích 1 Cíl přednášky Vysvětlit, jak pracují architektury CISC a RISC, upozornit na rozdíly. Zdůraznit, jak se typické rysy obou typů architektur
Architektura počítačů
Architektura počítačů 4 Zřetězené vykonávaní instrukcí; Hazardy; Vyvažování stupňů zřetězení a časování; Superzřetězení České vysoké učení technické, Fakulta elektrotechnická AB36APO Architektura počítačů
Architektura počítačů. Instrukce a návrh instrukční sady. Lubomír Bulej KDSS MFF UK
Architektura počítačů Instrukce a návrh instrukční sady Lubomír Bulej KDSS MFF UK Pro připomenutí: počítač je (jen) stroj Vykonává program Posloupnost instrukcí uložených v paměti. Vykoná instrukci a posune
Sběrnicová architektura POT POT. Jednotlivé subsystémy počítače jsou propojeny sběrnicí, po které se přenáší data oběma směry.
Systémov mová sběrnice 1 Sběrnicová architektura Jednotlivé subsystémy počítače jsou propojeny sběrnicí, po které se přenáší data oběma směry. Single master jeden procesor na sběrnici, Multi master více
Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informační systémy 2 Obsah: Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC ROM RAM Paměti typu CACHE IS2-4 1 Dnešní info: Informační systémy 2 03 Informační systémy
Principy počítačů a operačních systémů
Principy počítačů a operačních systémů Zvyšování výkonnosti procesorů Zimní semestr 2/22 Co nám omezuje výkonnost procesoru? Jednocyklové zpracování insn.fetch, dec, exec Vícecyklové zpracování insn.fetch
4-1 4. Přednáška. Strojový kód a data. 4. Přednáška ISA. 2004-2007 J. Buček, R. Lórencz
4-4. Přednáška 4. Přednáška ISA J. Buček, R. Lórencz 24-27 J. Buček, R. Lórencz 4-2 4. Přednáška Obsah přednášky Násobení a dělení v počítači Základní cyklus počítače Charakteristika třech základní typů
Jako pomůcka jsou v pravém dolním rohu vypsány binární kódy čísel od 0 do 15 a binární kódy příkazů, které máme dispozici (obr.21). Obr.
Model procesoru Jedná se o blokové schéma složené z registrů, paměti RAM, programového čítače, instrukčního registru, sčítačky a řídicí jednotky, které jsou propojeny sběrnicemi. Tento model má dva stavy:
Počítač jako prostředek řízení. Struktura a organizace počítače
Řídicí počítače - pro řízení technologických procesů. Specielní přídavná zařízení - I/O, přerušovací systém, reálný čas, Č/A a A/Č převodníky a j. s obsluhou - operátorské periferie bez obsluhy - operátorský
Kubatova Y36SAP 9. Strojový kód ISA architektura souboru instrukcí střadačově, zásobníkově orientovaná, GPR Kubátová Y36SAP-ISA 1
Y36SAP 9 Strojový kód ISA architektura souboru instrukcí střadačově, zásobníkově orientovaná, GPR 2007-Kubátová Y36SAP-ISA 1 Architektura souboru instrukcí, ISA - Instruction Set Architecture Vysoká Architektura
Architektura počítačů
Architektura počítačů Procesor V přednášce byly použity (se souhlasem vydavatelství) obrázky z knihy Paterson, D., Henessy, V.: Computer Organization and Design, The HW/SW Interface. Elsevier, ISBN: 978--2-3766-5
Procesor. Procesor FPU ALU. Řadič mikrokód
Procesor Procesor Integrovaný obvod zajišťující funkce CPU Tvoří srdce a mozek celého počítače a do značné míry ovlivňuje výkon celého počítače (čím rychlejší procesor, tím rychlejší počítač) Provádí jednotlivé
Assembler RISC RISC MIPS. T.Mainzer, kiv.zcu.cz
Assembler RISC T.Mainzer, kiv.zcu.cz RISC RISC, neboli Reduced Instruction Set Computer - koncepce procesorů s redukovaným souborem instrukcí (vs. CISC, neboli Complex Instruction Set Computer, "bohatý"
NSWI /2011 ZS. Principy cpypočítačůčů aoperačních systémů ARCHITEKTURA
Principy cpypočítačůčů aoperačních systémů ARCHITEKTURA Literatura W.Stallings: Computer Organization & Architecture J.L.Hennessy, P.A.Patterson: Patterson: Computer Architecture: a Quantitative Approach
8. Laboratoř: Aritmetika a řídicí struktury programu
8. Laboratoř: Aritmetika a řídicí struktury programu Programy v JSA aritmetika, posuvy, využití příznaků Navrhněte a simulujte v AVR studiu prográmky pro 24 bitovou (32 bitovou) aritmetiku: sčítání, odčítání,
Kubatova 19.4.2007 Y36SAP 8. Strojový kód Jazyk symbolických instrukcí asembler JSA pro ADOP a AVR. 2007-Kubátová Y36SAP-strojový kód 1
Y36SAP 8 Strojový kód Jazyk symbolických instrukcí asembler JSA pro ADOP a AVR 2007-Kubátová Y36SAP-strojový kód 1 Architektura souboru instrukcí, ISA - Instruction Set Architecture Vysoká Architektura
Procesor z pohledu programátora
Procesor z pohledu programátora Terminologie Procesor (CPU) = řadič + ALU. Mikroprocesor = procesor vyrobený monolitickou technologií na čipu. Mikropočítač = počítač postavený na bázi mikroprocesoru. Mikrokontrolér
BI-JPO (Jednotky počítače) Cvičení
BI-JPO (Jednotky počítače) Cvičení Ing. Pavel Kubalík, Ph.D., 2010 Katedra číslicového návrhu Fakulta informačních technologií České vysoké učení technické v Praze Evropský sociální fond Praha & EU: Investujeme
ZÁKLADY PROGRAMOVÁNÍ. Mgr. Vladislav BEDNÁŘ 2013 1.3 2/14
ZÁKLADY PROGRAMOVÁNÍ Mgr. Vladislav BEDNÁŘ 2013 1.3 2/14 Co je vhodné vědět, než si vybereme programovací jazyk a začneme programovat roboty. 1 / 14 0:40 1.3. Vliv hardware počítače na programování Vliv
Struktura a architektura počítačů (BI-SAP) 10
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 10 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informatika 2 Technické prostředky počítačové techniky - 2 Přednáší: doc. Ing. Jan Skrbek, Dr. - KIN Přednášky: středa 14 20 15 55 Spojení: e-mail: jan.skrbek@tul.cz 16 10 17 45 tel.: 48 535 2442 Obsah:
Další aspekty architektur CISC a RISC Aktuálnost obsahu registru
Cíl přednášky: Vysvětlit principy práce s registry v architekturách RISC a CISC, upozornit na rozdíly. Vysvětlit možnosti využívání sad registrů. Zabývat se principy využívanými v procesorech Intel. Zabývat
Akademický rok: 2004/05 Datum: Příjmení: Křestní jméno: Osobní číslo: Obor:
Západočeská univerzita v Plzni Písemná zkouška z předmětu: Zkoušející: Katedra informatiky a výpočetní techniky Počítačová technika KIV/POT Dr. Ing. Karel Dudáček Akademický rok: 2004/05 Datum: Příjmení:
Procesory, mikroprocesory, procesory na FPGA. 30.1.2013 O. Novák, CIE 11 1
Procesory, mikroprocesory, procesory na FPGA 30.1.2013 O. Novák, CIE 11 1 Od sekvenčních automatů k mikroprocesorům 30.1.2013 O. Novák, CIE 11 2 30.1.2013 O. Novák, CIE 11 3 Architektura počítačů Von Neumannovská,
Struktura a architektura počítačů
Struktura a architektura počítačů Alfanumerické kódy Řadič procesoru CISC, RISC Pipelining České vysoké učení technické Fakulta elektrotechnická Ver 1.20 J. Zděnek 2014 Alfanumerické kódy Kódování zobrazitelných
SEKVENČNÍ LOGICKÉ OBVODY
Sekvenční logický obvod je elektronický obvod složený z logických členů. Sekvenční obvod se skládá ze dvou částí kombinační a paměťové. Abychom mohli určit hodnotu výstupní proměnné, je potřeba u sekvenčních
Přerušovací systém s prioritním řetězem
Přerušovací systém s prioritním řetězem Doplňující text pro přednášky z POT Úvod Přerušovací systém mikropočítače může být koncipován několika způsoby. Jednou z možností je přerušovací systém s prioritním
Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informatika 2 Technické prostředky počítačové techniky - 2 Přednáší: doc. Ing. Jan Skrbek, Dr. - KIN Přednášky: středa 14 20 15 55 Spojení: e-mail: jan.skrbek@tul.cz 16 10 17 45 tel.: 48 535 2442 Obsah:
CISC A RISC PROCESORY Jak pracují procesory CISC:
Cíl přednášky Seznámit se s charakteristickými rysy architektur CISC a RISC. Ukázat, jak tyto rysy postupně pronikaly do architektur procesorů Intel. Ukázat, jak se vyvíjely principy zřetězeného zpracování.
Úvod. Instrukce musí obsahovat: typ operace adresu operandu (operandů) typ operandů modifikátory adresy modifikátory operace POT POT
Úvod Instrukce musí obsahovat: typ operace adresu operandu (operandů) typ operandů modifikátory adresy modifikátory operace K.D. - přednášky 2 Pevná a proměnná délka instrukce (1) Pevná délka instrukce
Principy komunikace s adaptéry periferních zařízení (PZ)
Principy komunikace s adaptéry periferních zařízení (PZ) Několik možností kategorizace principů komunikace s externími adaptéry, např.: 1. Podle způsobu adresace registrů, které jsou součástí adaptérů.
Architektura Intel Atom
Architektura Intel Atom Štěpán Sojka 5. prosince 2008 1 Úvod Hlavní rysem Atomu je podpora platformy x86, která umožňuje spouštět a běžně používat řadu let vyvíjené aplikace, na které jsou uživatelé zvyklí
Gymnázium Vysoké Mýto nám. Vaňorného 163, Vysoké Mýto
Gymnázium Vysoké Mýto nám. Vaňorného 163, 566 01 Vysoké Mýto Registrační číslo projektu Šablona Autor Název materiálu CZ.1.07/1.5.00/34.0951 III/2 INOVACE A ZKVALITNĚNÍ VÝUKY PROSTŘEDNICTVÍM ICT Mgr. Petr
Program "Světla" pro mikropočítač PMI-80
Program "Světla" pro mikropočítač PMI-80 Dokument věnovaný mikropočítači PMI-80, jeho programování a praktickým ukázkám. Verze dokumentu:. Autor: Blackhead Datum: rok 1997, 4.3.004 1 Úvod Tento program
PROCESOR. Typy procesorů
PROCESOR Procesor je ústřední výkonnou jednotkou počítače, která čte z paměti instrukce a na jejich základě vykonává program. Primárním úkolem procesoru je řídit činnost ostatních částí počítače včetně
Vstupně - výstupní moduly
Vstupně - výstupní moduly Přídavná zařízení sloužící ke vstupu a výstupu dat bo k uchovávání a archivaci dat Nejsou připojována ke sběrnici přímo, ale prostřednictvím vstupně-výstupních modulů ( ů ). Hlavní
VÝUKOVÝ MATERIÁL. 3. ročník učebního oboru Elektrikář Přílohy. bez příloh. Identifikační údaje školy
VÝUKOVÝ MATERIÁL Identifikační údaje školy Číslo projektu Název projektu Číslo a název šablony Autor Tematická oblast Číslo a název materiálu Anotace Vyšší odborná škola a Střední škola, Varnsdorf, příspěvková
CHARAKTERISTIKA MODERNÍCH PENTIÍ. Flynnova klasifikace paralelních systémů
Úvod: CHARAKTERISTIKA MODERNÍCH PENTIÍ Flynnova klasifikace paralelních systémů Paralelní systémy lze třídit z hlediska počtu toků instrukcí a počtu toků dat: SI systém s jedním tokem instrukcí (Single
Technické prostředky počítačové techniky
Počítač - stroj, který podle předem připravených instrukcí zpracovává data Základní části: centrální procesorová jednotka (schopná řídit se posloupností instrukcí a ovládat další části počítače) zařízení
Architektura procesoru ARM
Architektura procesoru ARM Bc. Jan Grygerek GRY095 Obsah ARM...3 Historie...3 Charakteristika procesoru ARM...4 Architektura procesoru ARM...5 Specifikace procesoru...6 Instrukční soubor procesoru...6
Řadiče. INP 2008 FIT VUT v Brně
Řadiče INP 2008 FIT VUT v Brně 1 Hlavní funkce řadiče interpretace instrukcí dekódování a provedení krokování instrukcí vytváření toku instrukcí řízení systémových procesů přerušení, obsluha RVP cache,
Příklady popisu základních obvodů ve VHDL
Příklady popisu základních obvodů ve VHDL INP - cvičení 2 Michal Bidlo, 2008 bidlom@fit.vutbr.cz entity Circuit is port ( -- rozhraní obvodu ); end Circuit; Proces architecture Behavioral of Circuit is
Využití ICT pro rozvoj klíčových kompetencí CZ.1.07/1.5.00/
Střední odborná škola elektrotechnická, Centrum odborné přípravy Zvolenovská 537, Hluboká nad Vltavou Využití ICT pro rozvoj klíčových kompetencí CZ.1.07/1.5.00/34.0448 CZ.1.07/1.5.00/34.0448 1 Číslo projektu
Architektura počítačů
Architektura počítačů Struktura procesoru a paměti Richard Šusta, Pavel Píša České vysoké učení technické, Fakulta elektrotechnická B35APO Architektura počítačů Ver.2. Základní cyklus počítače sekvenční
Profilová část maturitní zkoušky 2014/2015
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2014/2015 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika
Řízení IO přenosů DMA řadičem
Řízení IO přenosů DMA řadičem Doplňující text pro POT K. D. 2001 DMA řadič Při přímém řízení IO operací procesorem i při použití přerušovacího systému je rychlost přenosu dat mezi IO řadičem a pamětí limitována
Řetězené zpracování. INP 2008 FIT VUT v Brně
Řetězené zpracování INP 2008 FIT VUT v Brně 1 Techniky urychlování výpočtu v HW Lze realizovat speciální kódování dle potřeby dané úlohy Příklad: aritmetické operace v kódu zbytkových tříd jsou extrémně
RISC a CISC architektura
RISC a CISC architektura = dva rozdílné přístupy ke konstrukci CPU CISC (Complex Instruction Set Computer) vývojově starší přístup: pomoci konstrukci překladače z VPP co nejpodobnějšími instrukcemi s příkazy
C2115 Praktický úvod do superpočítání
C2115 Praktický úvod do superpočítání IX. lekce Petr Kulhánek, Tomáš Bouchal kulhanek@chemi.muni.cz Národní centrum pro výzkum biomolekul, Přírodovědecká fakulta, Masarykova univerzita, Kotlářská 2, CZ-61137
Základní principy konstrukce systémové sběrnice - shrnutí. Shrnout základní principy konstrukce a fungování systémových sběrnic.
Základní principy konstrukce systémové sběrnice - shrnutí Shrnout základní principy konstrukce a fungování systémových sběrnic. 1 Co je to systémová sběrnice? Systémová sběrnice je prostředek sloužící
Cíle. Teoretický úvod. BDIO - Digitální obvody Ústav mikroelektroniky Sekvenční logika - debouncer, čítače, měření doby stisknutí tlačítka Student
Předmět Ústav Úloha č. 9 BIO - igitální obvody Ústav mikroelektroniky Sekvenční logika - debouncer, čítače, měření doby stisknutí tlačítka Student Cíle Pochopení funkce obvodu pro odstranění zákmitů na
Architektury VLIW M. Skrbek a I. Šimeček
Architektury VLIW M. Skrbek a I. Šimeček xsimecek@fit.cvut.cz Katedra počítačových systémů FIT České vysoké učení technické v Praze Ivan Šimeček, 2011 MI-PAP, LS2010/11, Predn.3 Příprava studijního programu
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY. Systémová struktura počítače
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY Systémová struktura počítače Řízení běhu programu České vysoké učení technické Fakulta elektrotechnická A1B14MIS Mikroprocesory pro výkonové systémy 05 Ver.1.20 J. Zděnek,
CHARAKTERISTIKA PROCESORU PENTIUM První verze:
CHARAKTERISTIKA PROCESORU PENTIUM První verze: Verze Pentia 200 Mhz uvádělo se 330 MIPS (srovnávalo se s 54 MIPS procesoru 486DX2-66). Struktura Pentia Rozhraní 64 bitů datová sběrnice, 32 bitů adresová
PB002 Základy informačních technologií
Operační systémy 25. září 2012 Struktura přednašky 1 Číselné soustavy 2 Reprezentace čísel 3 Operační systémy historie 4 OS - základní složky 5 Procesy Číselné soustavy 1 Dle základu: dvojková, osmičková,
Profilová část maturitní zkoušky 2015/2016
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2015/2016 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika
Zpráva o průběhu přijímacího řízení na vysokých školách dle Vyhlášky MŠMT č. 343/2002 a její změně 276/2004 Sb.
Zpráva o průběhu přijímacího řízení na vysokých školách dle Vyhlášky MŠMT č. 343/2002 a její změně 276/2004 Sb. 1. Informace o přijímacích zkouškách Studijní program: Informatika navazující magisterský
Seznámení s mikropočítačem. Architektura mikropočítače. Instrukce. Paměť. Čítače. Porovnání s AT89C2051
051 Seznámení s mikropočítačem Architektura mikropočítače Instrukce Paměť Čítače Porovnání s AT89C2051 Seznámení s mikropočítačem řady 8051 Mikroprocesor řady 8051 pochází z roku 1980 a je vytvořené firmou
MSP 430F1611. Jiří Kašpar. Charakteristika
MSP 430F1611 Charakteristika Mikroprocesor MSP430F1611 je 16 bitový, RISC struktura s von-neumannovou architekturou. Na mikroprocesor má neuvěřitelně velkou RAM paměť 10KB, 48KB + 256B FLASH paměť. Takže
PRINCIPY POČÍTAČŮ. Schopnost logického uvažování a rešeršní práce v prostředí Internetu.
Metodický list číslo 1 3. Paměti, mikroprocesory, mikrokontroléry Schopnost logického uvažování a rešeršní práce v prostředí u. 1. Téma: Historie, architektura počítače historický přehled, předpoklady
Principy počítačů a operačních systémů
Principy počítačů a operačních systémů Instrukce jazyk počítače Zimní semestr 2011/2012 Jazyk počítače Instrukce a instrukční sada instrukce slova jazyka instrukční sada slovník Jaká slova by jazyk měl
PCKIT LPT MODUL SBĚRNICE IOBUS PRO PC LPT. Příručka uživatele. Střešovická 49, Praha 6, s o f c o s o f c o n.
PCKIT LPT MODUL SBĚRNICE IOBUS PRO PC LPT Příručka uživatele Střešovická 49, 162 00 Praha 6, e-mail: s o f c o n @ s o f c o n. c z tel./fax : (02) 20 61 03 48 / (02) 20 18 04 54, http :// w w w. s o f
Jak do počítače. aneb. Co je vlastně uvnitř
Jak do počítače aneb Co je vlastně uvnitř Po odkrytí svrchních desek uvidíme... Von Neumannovo schéma Řadič ALU Vstupně/výstupní zař. Operační paměť Počítač je zařízení, které vstupní údaje transformuje
PJC Cvičení #2. Číselné soustavy a binární reprezentace proměnných
PJC Cvičení #2 Číselné soustavy a binární reprezentace proměnných Číselné soustavy Desítková (decimální) kdo nezná, tak...!!! Dvojková (binární) - nejjednodušší Šestnáctková (hexadecimální) - nejpoužívanější
35POS 2006. Počítačové systémy. 8 Mnohaúrovňová organizace počítače 1
35POS 2006 Počítačové systémy 8 Mnohaúrovňová organizace počítače 1 1 Mnohaúrovňová organizace počítače Strojový jazyk počítače - množ. jedn. instr. - do ní převést prog. pro výkon -úroveň L1 - abeceda
Paralelní programování
Paralelní programování přednášky Jan Outrata únor duben 2011 Jan Outrata (KI UP) Paralelní programování únor duben 2011 1 / 14 Atomické akce dále nedělitelná = neproložitelná jiným procesem izolovaná =
Techniky zvýšení výkonnosti procesoru, RISC a CISC procesory
Techniky zvýšení výkonnosti procesoru, RISC a CISC procesory Kategorizace architektur počítačů Co popisuje architektura počítačů: (CPU = ALU + řadič + paměť + Vstupy/Výstupy) Subskalární architektura (von
Struktura a architektura počítačů (BI-SAP) 8
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 8 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Koncept pokročilého návrhu ve VHDL. INP - cvičení 2
Koncept pokročilého návrhu ve VHDL INP - cvičení 2 architecture behv of Cnt is process (CLK,RST,CE) variable value: std_logic_vector(3 downto 0 if (RST = '1') then value := (others => '0' elsif (CLK'event
Metody připojování periferií
Metody připojování periferií BI-MPP Přednáška 3 Ing. Miroslav Skrbek, Ph.D. Katedra počítačových systémů Fakulta informačních technologií České vysoké učení technické v Praze Miroslav Skrbek 2010,2011
V 70. letech výzkumy četnosti výskytu instrukcí ukázaly, že programátoři a
1 Počítače CISC a RISC V dnešní době se ustálilo dělení počítačů do dvou základních kategorií podle typu použitého procesoru: CISC - počítač se složitým souborem instrukcí (Complex Instruction Set Computer)
Semestrální práce z předmětu Speciální číslicové systémy X31SCS
Semestrální práce z předmětu Speciální číslicové systémy X31SCS Katedra obvodů DSP16411 ZPRACOVAL: Roman Holubec Školní rok: 2006/2007 Úvod DSP16411 patří do rodiny DSP16411 rozšiřuje DSP16410 o vyšší
Přednáška 2 A4B38NVS - Návrh vestavěných systémů 2014, kat. měření, ČVUT - FEL, Praha J. Fischer A4B38NVS, 2014, J.Fischer, kat. měření, ČVUT - FEL 1
Přednáška 2 A4B38NVS - Návrh vestavěných systémů 2014, kat. měření, ČVUT - FEL, Praha J. Fischer A4B38NVS, 2014, J.Fischer, kat. měření, ČVUT - FEL 1 Modifikace bitů slova v SRAM nebo výstupní brány Funkce
Struktura a architektura počítačů (BI-SAP) 9
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 9 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
zení Koncepce připojení V/V zařízení POT POT ... V/V zařízení jsou připojena na sběrnici pomocí řadičů. Řadiče Připojení periferních zařízení
Připojení periferních zařízen zení 1 Koncepce připojení V/V zařízení V/V zařízení jsou připojena na sběrnici pomocí řadičů. Řadiče specializované (řadič disku) lze k nim připojit jen zařízení určitého
Vstupně výstupní moduly. 13.přednáška
Vstupně výstupní moduly 13.přednáška Vstupně-výstupn výstupní modul (I/O modul) Přídavná zařízení sloužící ke vstupu a výstupu dat nebo k uchovávání a archivaci dat Nejsou připojována ke sběrnici přímo,
4. Elektronické logické členy. Elektronické obvody pro logické členy
4. Elektronické logické členy Kombinační a sekvenční logické funkce a logické členy Elektronické obvody pro logické členy Polovodičové paměti 1 Kombinační logické obvody Způsoby zápisu logických funkcí:
Architektury CISC a RISC, uplatnění rysů architektur RISC v personálních počítačích - pokračování
Architektury CISC a RISC, uplatnění rysů architektur RISC v personálních počítačích - pokračování 1 Cíl přednášky Vysvětlit další rysy architektur CISC a RISC, upozornit na rozdíly. Upozornit, jak se typické