Algoritmická syntéza. Rychlý návrh DSP systémů. Ing. Jakub Št astný, Ph.D.
|
|
- Josef Prokop
- před 6 lety
- Počet zobrazení:
Transkript
1 Algoritmická syntéza Rychlý návrh DSP systémů Ing. Jakub Št astný, Ph.D.
2
3 Osnova přednášky 1 Motivace Vývoj polovodičů Konverze DSP algoritmu na křemík 2 Syntéza Typy syntézy Syntéza na vyšší úrovni Příklad
4 Osnova přednášky 1 Motivace Vývoj polovodičů Konverze DSP algoritmu na křemík 2 Syntéza Typy syntézy Syntéza na vyšší úrovni Příklad
5 Motivace
6 1970 prudký nárůst výroby polovodičů, začátek digitální generace". Katalyzátor: příchod prvních CAD nástrojů pro návrh IC dekáda dynamických pamětí. Vyladění technologie prudký vzrůst kapacit a pokles cen. Katalyzátor: nástroje na simulace na tranzistorové úrovni umožnily konečně přesně modelovat základní pamět ovou buňku éra složitých mikroprocesorů. Katalyzátor: návrháři zahodili nástroje pro kreslení schématu a začali používat logickou syntézu a VHDL či Verilog úsvit složitých DSP systémů. Konvenční techniky návrhu začínají ztrácet dech co pomůže dnes?
7 Proč DSP... řečové technologie (VoIP,...) multimediální a herní systémy bezdrátové sítě naváděcí a navigační systémy biometrie, autentizace další aplikace
8 Ještě včera nám stačily DSP procesory... Obrázek převzat z literatury citované na WWW stránce.
9 Alternativy dříve DSP procesory dnes FPGA a ASIC obvody použití procesoru přizpůsobím algoritmus CPU, jeho architektuře návrh zákaznického obvodu přizpůsobím architekturu algoritmu, jeho potřebám ALE: návrh hardware je pomalejší, než návrh software...
10 Důvody pro specifické řešení Mám DSP algoritmus zpracování jednoho vzorku = N operací dosažitelná f s? velice zjednodušený model DSP procesor f clk dané výrobcem M hypotet. univerz. výpočetních jednotek odhad f smax = f clk M N ALE: M a f clk nejsou nezávislé ALE: vytížení jednotek plánování instrukcí ALE: spotřeba i to co nepoužívám žere"
11 Důvody pro specifické řešení Mám DSP algoritmus zpracování jednoho vzorku = N operací dosažitelná f s? velice zjednodušený model DSP procesor f clk dané výrobcem M hypotet. univerz. výpočetních jednotek odhad f smax = f clk M N ALE: M a f clk nejsou nezávislé ALE: vytížení jednotek plánování instrukcí ALE: spotřeba i to co nepoužívám žere"
12 Důvody pro specifické řešení 2 Mám ten samý DSP algoritmus zpracování jednoho vzorku = N operací dosažitelná f s? Zákaznická implementace f clk je omezené mojí implementací moje implementace je omezená pouze vlastní paralelizovatelností problému více volných parametrů návrhu volím nezávislé f clk a počet funkčních jednotek optimalizuji architekturu na míru algoritmu menší spotřeba/velikost/cena/vyšší výkon/vyšší spolehlivost/další specielní vlastnost (DPA/SPA), atd. ALE: extrémní cena zákaznického návrhu
13 Důvody pro specifické řešení 3 příklad: filtrace ve spektru. Požadovaná šířka slova DSP systému minimálně 17 bitů, další bity se utopí v šumu v analogové části systému. out = IFFT(filtrace(FFT(in))) DSP CPU 16b CPU dvojnásobná přesnost, 32b skutečná šířka slova 32b CPU jednoduchá přesnost, 32b skutečná šířka realizace třemi funkcemi, sekvenční provádění FFT, filtrace, IFFT aplikačně-specifické řešení 17b široké sběrnice (17b + je rychlejší, než 32b), možno dosáhnout menší spotřeby, plochy čipu, výrobní ceny
14 Návrh SW vs. návrh HW
15 Pořadí kroků Standardní proces návrhu křemíku implementace modelu v Matlabu, ověření funkce modelu HW-SW partitioning konverze modelu na RTL úroveň RTL = Register Transfer Level logická syntéza do technologie Obrázek převzat z literatury citované na WWW stránce
16 Standardní proces návrhu křemíku 2 Pořadí kroků ruční náročná konverze Matlabového modelu DSP systému do RTL kódu velká koncepční mezera mezi Matlabem a VHDL kódem zanesení změny specifikace do projektu je časově náročné návrhář volí architekturu a implementuje detaily problém alternativní implementace
17 Pořadí kroků Standardní proces návrhu křemíku 3 RTL kód je platformově závislý FPGA vs. ASIC implementace změna v architektuře všechno předělat!! dlouhý a náročný proces riziko chyb ale proč? nejde to jednodušeji?
18 Vývoj HW vs. vývoj SW Návrh software výstupem spustitelný soubor jedno prostředí pro všechny kroky, pushbutton flow" optimalizujeme na rychlost běhu programu (někdy velikost) velké pomocné paměti nejsou problém Návrh hardware výstupem kus křemíku hromada software (design capture, syntéza, place&route, extrakce parametrů, a+d simulace, atd.). dlouhý postup. optimalizujeme na propustnost, latenci, velikost, rychlost, spotřebu, routovatelnost velké pomocné paměti? Jen to ne!
19 Vývoj HW vs. vývoj SW Návrh software výstupem spustitelný soubor jedno prostředí pro všechny kroky, pushbutton flow" optimalizujeme na rychlost běhu programu (někdy velikost) velké pomocné paměti nejsou problém Návrh hardware výstupem kus křemíku hromada software (design capture, syntéza, place&route, extrakce parametrů, a+d simulace, atd.). dlouhý postup. optimalizujeme na propustnost, latenci, velikost, rychlost, spotřebu, routovatelnost velké pomocné paměti? Jen to ne!
20 Vývoj HW vs. vývoj SW Návrh software výstupem spustitelný soubor jedno prostředí pro všechny kroky, pushbutton flow" optimalizujeme na rychlost běhu programu (někdy velikost) velké pomocné paměti nejsou problém Návrh hardware výstupem kus křemíku hromada software (design capture, syntéza, place&route, extrakce parametrů, a+d simulace, atd.). dlouhý postup. optimalizujeme na propustnost, latenci, velikost, rychlost, spotřebu, routovatelnost velké pomocné paměti? Jen to ne!
21 Vývoj HW vs. vývoj SW Návrh software výstupem spustitelný soubor jedno prostředí pro všechny kroky, pushbutton flow" optimalizujeme na rychlost běhu programu (někdy velikost) velké pomocné paměti nejsou problém Návrh hardware výstupem kus křemíku hromada software (design capture, syntéza, place&route, extrakce parametrů, a+d simulace, atd.). dlouhý postup. optimalizujeme na propustnost, latenci, velikost, rychlost, spotřebu, routovatelnost velké pomocné paměti? Jen to ne!
22 Vývoj HW vs. vývoj SW 2 Návrh hardware Návrh software bezčasový návrh, implicitní FSM, možnost rozvinutí smyček, není problém, behaviorální úroveň explicitní hodiny i automaty, clock skew, resynchronizace mezi doménami, vyvážení hodinového stromu, parazitní kapacity..., EMI, setup + hold violations, technologické záležitosti, RTL úroveň
23 Proč je ten návrh hardware tak složitý? Nedá se to alespoň někdy zjednodušit?
24 Syntéza
25 Osnova přednášky 1 Motivace Vývoj polovodičů Konverze DSP algoritmu na křemík 2 Syntéza Typy syntézy Syntéza na vyšší úrovni Příklad
26 Definice problému úzké hrdlo konverze algoritmu do RTL co to zautomatizovat? už něco takového máme... syntéza z RTL hradla syntéza = přechod na nižší úroveň abstrakce
27 Logická syntéza konverze RTL do hradel pro digitální obvody celkem dobře zvládnutá široce přijatá nejjednodušší, ale už NP-těžká!
28 Algoritmická syntéza tzv. syntéza na vyšší úrovni, High Level Synthesis, HL Synth. to je to ono! algoritmický popis naprogramovaný v Matlabu (i Simulink i obyčejný m-file), v derivátu C (ANSI C, Handel C, System C) či v System Verilogu je zkompilován do RTL popisu existuje mnoho softwarových nástrojů
29 Systémová syntéza generování celého systému se všemi algoritmy obtížná úloha mizivá SW podpora součástí je HW-SW partitioning komerčně není široce využívaná
30 Kdy je to výhodné? Kdy si to zjednodušíme 1 mlátička" na data 2 synchronní výpočet 3 dobře paralelizovatelný algoritmus 4 nestandardní šířky dat 5 zpracování dat trvá déle než jejich přenos Př: DSP výpočty, kryptografie, poč. grafika, sít ové protokoly IP6; VoIP, obecně numericky náročné úkoly Nové pořadí kroků High Level Synthesis
31 Syntéza na vyšší úrovni Výhody odladěný model abstraktní algoritmus zůstává zdrojovým kódem pro celý návrh. Změny v algoritmu se mohou rychle šířit do křemíku není třeba ručně přepisovat RTL. rychlost vlastního procesu vyšší produktivita (složitější obvod za kratší dobu) spolehlivý a definovaný proces konverze bez náhodných 1 chyb omezí vliv lidského faktoru, možnost průzkumu architektonických variant (trade-off analýza, limitace na zdroje), lepší přehled o HW zdrojích použitých algoritmem, automatická dokumentace celého procesu návrhu, dostupnost IC technologie většímu okruhu lidí. 1 Už jste někdy viděli software úplně bez chyb? :-)
32 Syntéza na vyšší úrovni Nevýhody pečlivá analýza a kvalitní ruční práce je lepší, na rozdíl od software zde neexistuje řešení na stisk jednoho tlačítka, použitelné pouze pro omezenou třídu problémů (velké DSP systémy apod.), spíše na návrh akcelerátorů pro pomalé operace nelze vysyntetizovat cokoliv (je třeba se naučit nový jazyk) návrháři stále musí rozumět hardware můj osobní názor: tak jako chytré SW kompilátory 100% neodstranily nutnost psát kritické věci v asembleru, ani syntéza na vyšší úrovni nikdy 100% neodstraní ruční práci Všechny nevýhody dnes může rychle přebít magická zkratka TTM" Time To Market...
33 Výstup syntézního algoritmu obvykle to bývá RTL kód, ne netlist následuje normální syntéza z RTL kódu generování RTL je výhodné, protože možnost ručního zásahu do výsledku návrháři jsou konzervativní znovupoužití existujících maker znovupoužití existujícího flow" existující nástroje na DFT a příkonovou analýzu
34 Jak to funguje?
35 Zadání, kompilace do vnitřní formy Popis FIR filtru y[n] = 0; for (i=0; i<5; i++) y[n] += x[n i]*b[i];
36 Zadání, kompilace do vnitřní formy Popis FIR filtru y[n] = 0; for (i=0; i<5; i++) y[n] += x[n i]*b[i]; Graf řízení Start = Graf toku dat y b x 5 I 1 > control I y f > t Konec
37 Optimalizace eliminace mrtvého kódu propagace konstant eliminace společných podvýrazů rozbalení procedur rozbalení smyček HW specifické optimalizace ( /+ konst., / 2 n ) Původní DFG 5 I 1 > control I y y b x
38 Optimalizace 2 eliminace mrtvého kódu propagace konstant eliminace společných podvýrazů rozbalení procedur rozbalení smyček HW specifické optimalizace Optimalizovaný DFG b0 x0b1 x1b2 x2b3 x3b4 x4 y
39 Plánování operací Plánování = přiřazení operací ke skutečným časovým okamžikům (hodinovým cyklům) běhu algoritmu za podmínek daných omezeními dostupných zdrojů. Máme k dispozici 2 násobičky 1 sčítačku Plánování FIRu b0 x0b1 x1b2 x2b3 x3b4 x4 y
40 Plánování operací 2 Plánování = přiřazení operací ke skutečným časovým okamžikům (hodinovým cyklům) běhu algoritmu za podmínek daných omezeními dostupných zdrojů. Máme k dispozici Plánování FIRu ck1 ck2 ck3 ck4 b0 x0b1 x1b2 x2b3 x3b4 x4 2 násobičky 1 sčítačku ck5 y
41 Alokace zdrojů Alokace = přiřazení operací ke skutečným hardwarovým prostředkům v už daných časových okamžicích; současně se snažíme o minimalizaci množství zdrojů. Nealokujeme jenom funkční jednotky, ale i registry (pro mezivýsledky) a sběrnice (přenos dat). Alokace jednotek FIRu b0 x0b1 x1b2 x2b3 x3b4 x4 ck1 ck2 ck3 ck4 ck5 y
42 Alokace zdrojů 2 Alokace = přiřazení operací ke skutečným hardwarovým prostředkům v už daných časových okamžicích; současně se snažíme o minimalizaci množství zdrojů. Nealokujeme jenom funkční jednotky, ale i registry (pro mezivýsledky) a sběrnice (přenos dat). Alokace jednotek FIRu b0 x0b1 x1b2 x2b3 x3b4 x4 M1 M2 ck1 x y x y z z y M1 M2 ck2 x x y x y A z z z y ck3 x A z y M1 ck4 x x y A z z y ck5 x A z y
43 Vygenerovaná datová cesta vsechny vstupni signaly maji sirku N bitu b0 b2 b4 x0 x2 x4 b1 b3 x1 x3 selbm2 x y x y z M1 M2 z selbm1 a_r po nasobeni sirka 2N bitu selax selay x wrena reseta A z y sirka 2N+1 bitu z
44 Syntéza řadiče Syntéza řadiče = na základě vygenerované datové cesty je vytvořen řadič, který bude spouštět odpovídající sekvenci operací. Fáze řízení FIRu b0 x0b1 x1b2 x2b3 x3b4 x4 M1 M2 ck1 x y x y z z y M1 M2 ck2 x x y x y A z z z y ck3 x A z y M1 ck4 x x y A z z y ck5 x A z y
45 Syntéza řadiče 2 Syntéza řadiče = na základě vygenerované datové cesty je vytvořen řadič, který bude spouštět odpovídající sekvenci operací. Fáze řízení FIRu reset b0 x0b1 x1b2 x2b3 x3b4 x4 M1 M2 ck1 x y x y z z y M1 x y ck2 x A z z y ck3 x A z ck4 ck5 done M2 x y x A z y M1 x y z z y x A z y FSM reset_a=1 selbm1=00 selbm2=0 selbm1=01 selbm2=1 wrena=1 selax=0 selay=0 selbm2=11 wrena=1 selax=1 selay=0 wrena=1 selax=0 selay=1 wrena=1 selax=0 selay=0 donef=1
46 Stavový diagram řadiče
47 Statistika celého procesu Srovnejte Popis FIR filtru y[n] = 0; for (i=0; i<5; i++) y[n] += x[n i]*b[i]; Generované VHDL FIRu datapath.vhd 92 řádek kódu fsm.vhd 100 řádek kódu dig_top_fir.vhd 125 řádek kódu Technologické schema nepromítám, nevešlo se mi na slajd (vysoká složitost!).
48 Schema celého systému
49 Výsledné HW parametry Lepší číslo je červeně. Parametr Já SPARK fclk 51MHz 66MHz (ALE!) clk/vzorek 7 56 fsmax 7.3MHz 1.2MHz DFFs LUTs eq. gates čas návrhu 2 hod. 5 min. Ale pozor: SPARK je akademický nástroj a není dokončen.
SYSTÉMY NAČIPU MI-SOC
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti SYSTÉMY NAČIPU MI-SOC doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii ČVUT v Praze Hana Kubátová
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 9 SYSTÉMOVÝ NÁVRH, IP-CORES doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii ČVUT v Praze
VícePohled do nitra mikroprocesoru Josef Horálek
Pohled do nitra mikroprocesoru Josef Horálek Z čeho vycházíme = Vycházíme z Von Neumannovy architektury = Celý počítač se tak skládá z pěti koncepčních bloků: = Operační paměť = Programový řadič = Aritmeticko-logická
VíceNávrh. číslicových obvodů
Návrh číslicových obvodů SW Aritmetika HW Periférie CPU function AddSub(a,b,s); var c; a b k k a+b mpx c if (s==1) c=a+b; else c=a-b; a-b return c; End; PAMĚŤ s Princip: univerzální stroj Výhoda: univerzalita
VíceMATURITNÍ OTÁZKY ELEKTROTECHNIKA - POČÍTAČOVÉ SYSTÉMY 2003/2004 TECHNICKÉ VYBAVENÍ POČÍTAČŮ
MATURITNÍ OTÁZKY ELEKTROTECHNIKA - POČÍTAČOVÉ SYSTÉMY 2003/2004 TECHNICKÉ VYBAVENÍ POČÍTAČŮ 1) INFORMACE VE VÝPOČETNÍ TECHNICE 3 2) POČÍTAČOVÉ ARCHITEKTURY, POČÍTAČ JAKO ČÍSLICOVÝ STROJ 3 3) SIGNÁLY 3
Vícezákladní vlastnosti, používané struktury návrhové prostředky MATLAB problém kvantování koeficientů
A0M38SPP - Signálové procesory v praxi - přednáška 4 2 Číslicové filtry typu FIR a IIR definice operace filtrace základní rozdělení FIR, IIR základní vlastnosti, používané struktury filtrů návrhové prostředky
VíceDirect Digital Synthesis (DDS)
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Direct Digital Synthesis (DDS) Přímá číslicová syntéza Tyto materiály vznikly za podpory
VíceVÝVOJ ŘÍDICÍCH ALGORITMŮ HYDRAULICKÝCH POHONŮ S VYUŽITÍM SIGNÁLOVÉHO PROCESORU DSPACE
VÝVOJ ŘÍDICÍCH ALGORITMŮ HYDRAULICKÝCH POHONŮ S VYUŽITÍM SIGNÁLOVÉHO PROCESORU DSPACE Přednáška na semináři CAHP v Praze 4.9.2013 Prof. Ing. Petr Noskievič, CSc. Ing. Miroslav Mahdal, Ph.D. Katedra automatizační
Více9. Praktická verifikace
Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt 9. Praktická verifikace EVROPSKÝ SOCIÁLNÍ FOND PRAHA & EU: INVESTUJENE DO VAŠÍ BUDOUCNOSTI Pravidla, postupy Testovací prostředí
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 2 METODY VERIFIKACE SYSTÉMŮ NA ČIPU II doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Více7. Pracovní postupy. Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt
Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt EVROPSKÝ SOCIÁLNÍ FOND PRAHA & EU: INVESTUJENE DO VAŠÍ BUDOUCNOSTI 7. Pracovní postupy Posloupnosti analytických a syntetických
VíceZpracování obrazu v FPGA. Leoš Maršálek ATEsystem s.r.o.
Zpracování obrazu v FPGA Leoš Maršálek ATEsystem s.r.o. Základní pojmy PROCESOROVÉ ČIPY Křemíkový čip zpracovávající obecné instrukce Různé architektury, pracují s různými paměti Výkon instrukcí je závislý
Více2.8 Procesory. Střední průmyslová škola strojnická Vsetín. Ing. Martin Baričák. Název šablony Název DUMu. Předmět Druh učebního materiálu
Název školy Číslo projektu Autor Název šablony Název DUMu Tematická oblast Předmět Druh učebního materiálu Anotace Vybavení, pomůcky Ověřeno ve výuce dne, třída Střední průmyslová škola strojnická Vsetín
VíceJakub Š astný FPGA prakticky Realizace èíslicových systémù pro programovatelná hradlová pole Praha 2010 Tato publikace je vìnována praktickým aspektùm návrhu èíslicových systémù. Spíše, než popisu jazyka
VíceNSWI /2011 ZS. Principy cpypočítačůčů aoperačních systémů ARCHITEKTURA
Principy cpypočítačůčů aoperačních systémů ARCHITEKTURA Literatura W.Stallings: Computer Organization & Architecture J.L.Hennessy, P.A.Patterson: Patterson: Computer Architecture: a Quantitative Approach
VíceČinnost CPU. IMTEE Přednáška č. 2. Několik úrovní abstrakce od obvodů CPU: Hodinový cyklus fáze strojový cyklus instrukční cyklus
Činnost CPU Několik úrovní abstrakce od obvodů CPU: Hodinový cyklus fáze strojový cyklus instrukční cyklus Hodinový cyklus CPU je synchronní obvod nutné hodiny (f CLK ) Instrukční cyklus IF = doba potřebná
VíceArchitektura počítače
Architektura počítače Výpočetní systém HIERARCHICKÁ STRUKTURA Úroveň aplikačních programů Úroveň obecných funkčních programů Úroveň vyšších programovacích jazyků a prostředí Úroveň základních programovacích
VíceVývoj a testování elektronických řídicích jednotek pro automobily
Vývoj a testování elektronických řídicích jednotek pro automobily Jiří Sehnal Humusoft spol. s r.o. sehnal@humusoft.com EVV 2011 Automobilová elektronika Praha, 7. 6. 2011 Jiří Sehnal, Humusoft spol. s
VíceHardware - komponenty počítačů Von Neumannova koncepce počítače. Von Neumannova koncepce počítače
V roce 1945 vystoupil na přednášce v USA matematik John von Neumann a představil architekturu samočinného univerzálního počítače (von Neumannova koncepce/schéma/architektura). Základy této koncepce se
VíceZÁKLADY PROGRAMOVÁNÍ. Mgr. Vladislav BEDNÁŘ 2013 1.3 2/14
ZÁKLADY PROGRAMOVÁNÍ Mgr. Vladislav BEDNÁŘ 2013 1.3 2/14 Co je vhodné vědět, než si vybereme programovací jazyk a začneme programovat roboty. 1 / 14 0:40 1.3. Vliv hardware počítače na programování Vliv
VíceKubatova 19.4.2007 Y36SAP - 13. procesor - control unit obvodový a mikroprogramový řadič RISC. 19.4.2007 Y36SAP-control unit 1
Y36SAP - 13 procesor - control unit obvodový a mikroprogramový řadič RISC 19.4.2007 Y36SAP-control unit 1 Von Neumannova architektura (UPS1) Instrukce a data jsou uloženy v téže paměti. Paměť je organizována
VíceVrstvy periferních rozhraní
Vrstvy periferních rozhraní Cíl přednášky Prezentovat, jak postupovat při analýze konkrétního rozhraní. Vysvětlit pojem vrstvy periferních rozhraní. Ukázat způsob využití tohoto pojmu na rozhraní RS 232.
VíceWorkshop. Vývoj embedded aplikací v systému MATLAB a Simulink. Jiří Sehnal sehnal@humusoft.cz. www.humusoft.cz info@humusoft.cz. www.mathworks.
Workshop Vývoj embedded aplikací v systému MATLAB a Simulink Jiří Sehnal sehnal@humusoft.cz www.humusoft.cz info@humusoft.cz www.mathworks.com 1 Obsah workshopu Model Based Design model soustavy a regulátoru
VícePočítačová simulace logistických procesů II 12. přednáška - Rozhraní (Process Designer, MALAGA, TriCAD)
Počítačová simulace logistických procesů II 12. přednáška - Rozhraní (Process Designer, MALAGA, TriCAD) Jan Fábry 26.11.2017 Počítačová simulace logistických procesů II Obsah předmětu I. Úvod, organizace,
VícePrincip funkce počítače
Princip funkce počítače Princip funkce počítače prvotní úlohou počítačů bylo zrychlit provádění matematických výpočtů první počítače kopírovaly obvyklý postup manuálního provádění výpočtů pokyny pro zpracování
VíceZáklady logického řízení
Základy logického řízení 11/2007 Ing. Jan Vaňuš, doc.ing.václav Vrána,CSc. Úvod Řízení = cílené působení řídicího systému na řízený objekt je členěno na automatické a ruční. Automatickéřízení je děleno
VíceLOGICKÉ OBVODY X36LOB
LOGICKÉ OBVODY X36LOB Doc. Ing. Hana Kubátová, CSc. Katedra počítačů FEL ČVUT v Praze 26.9.2008 Logické obvody - 1 - Úvod 1 Obsah a cíle předmětu Číslicový návrh (digital design) Číslicové obvody logické
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 11 METODY VERIFIKACE SYSTÉMŮ NA ČIPU Hana Kubátov vá doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta 1 informačních
VíceŘízení IO přenosů DMA řadičem
Řízení IO přenosů DMA řadičem Doplňující text pro POT K. D. 2001 DMA řadič Při přímém řízení IO operací procesorem i při použití přerušovacího systému je rychlost přenosu dat mezi IO řadičem a pamětí limitována
VíceSběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informační systémy 2 Obsah: Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC ROM RAM Paměti typu CACHE IS2-4 1 Dnešní info: Informační systémy 2 03 Informační systémy
VícePřednášky o výpočetní technice. Hardware teoreticky. Adam Dominec 2010
Přednášky o výpočetní technice Hardware teoreticky Adam Dominec 2010 Rozvržení Historie Procesor Paměť Základní deska přednášky o výpočetní technice Počítací stroje Mechanické počítačky se rozvíjely už
VíceFPGA + mikroprocesorové jádro:
Úvod: V tomto dokumentu je stručný popis programovatelných obvodů od firmy ALTERA www.altera.com, které umožňují realizovat číslicové systémy s procesorem v jenom programovatelném integrovaném obvodu (SOPC
VíceC2115 Praktický úvod do superpočítání
C2115 Praktický úvod do superpočítání IX. lekce Petr Kulhánek, Tomáš Bouchal kulhanek@chemi.muni.cz Národní centrum pro výzkum biomolekul, Přírodovědecká fakulta, Masarykova univerzita, Kotlářská 2, CZ-61137
VíceStřední odborná škola a Střední odborné učiliště, Dubno Ing. Miroslav Krýdl Tematická oblast ELEKTRONIKA
Číslo projektu Číslo materiálu CZ.1.07/1.5.00/34.0581 VY_32_INOVACE_ENI_2.MA_17_Číslicový obvod Název školy Střední odborná škola a Střední odborné učiliště, Dubno Autor Ing. Miroslav Krýdl Tematická oblast
VíceSemestrální práce z předmětu Speciální číslicové systémy X31SCS
Semestrální práce z předmětu Speciální číslicové systémy X31SCS Katedra obvodů DSP16411 ZPRACOVAL: Roman Holubec Školní rok: 2006/2007 Úvod DSP16411 patří do rodiny DSP16411 rozšiřuje DSP16410 o vyšší
VíceArchitektura počítačů
Architektura počítačů Studijní materiál pro předmět Architektury počítačů Ing. Petr Olivka katedra informatiky FEI VŠB-TU Ostrava email: petr.olivka@vsb.cz Ostrava, 2010 1 1 Architektura počítačů Pojem
VíceAnalýza a Návrh. Analýza
Analysis & Design Návrh nebo Design? Design = návrh Není vytváření použitelného uživatelského prostředí (pouze malinká podmnožina celého návrhu) Často takto omezeně chápáno studenty nedokáží si představit,
VíceProfilová část maturitní zkoušky 2013/2014
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2013/2014 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 78-42-M/01 Technické lyceum Předmět: TECHNIKA
VíceRoman Výtisk, VYT027
Roman Výtisk, VYT027 Ohlédnutí za architekturou AMD K8 Představení architektury procesoru AMD K10 Přínos Struktura cache IMC, HyperTransport sběrnice Použitá literatura Ohlášení x86-64 architektury 5.
VíceZáklady informatiky. 2. Přednáška HW. Lenka Carr Motyčková. February 22, 2011 Základy informatiky 2
Základy informatiky 2. Přednáška HW Lenka Carr Motyčková February 22, 2011 Základy informatiky 1 February 22, 2011 Základy informatiky 2 February 22, 2011 Základy informatiky 3 February 22, 2011 Základy
VíceNávrh čítače jako automatu
ávrh čítače jako automatu Domovská URL dokumentu: http://dce.felk.cvut.cz/lsy/cviceni/pdf/citacavrh.pdf Obsah ÁVRH ČÍTAČE JAO AUTOMATU.... SYCHROÍ A ASYCHROÍ AUTOMAT... 2.a. Výstupy automatu mohou být
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 7 ČASOVÁNÍ A SYNCHRONIZACE TECHNICKÉHO VYBAVENÍ doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních
VíceArchitektura počítačů Logické obvody
Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics Digitální
VíceČíslicová filtrace. FIR filtry IIR filtry. ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Číslicová filtrace FIR filtry IIR filtry Tyto materiály vznikly za podpory Fondu rozvoje
VíceProfilová část maturitní zkoušky 2015/2016
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2015/2016 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika
VíceOrganizace předmětu, podmínky pro získání klasifikovaného zápočtu
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Organizace předmětu, podmínky pro získání klasifikovaného zápočtu Kurz A0B38FPGA Aplikace
VíceMATURITNÍ OTÁZKY ELEKTROTECHNIKA - POČÍTAČOVÉ SYSTÉMY 2003/2004 PROGRAMOVÉ VYBAVENÍ POČÍTAČŮ
MATURITNÍ OTÁZKY ELEKTROTECHNIKA - POČÍTAČOVÉ SYSTÉMY 2003/2004 PROGRAMOVÉ VYBAVENÍ POČÍTAČŮ 1) PROGRAM, ZDROJOVÝ KÓD, PŘEKLAD PROGRAMU 3 2) HISTORIE TVORBY PROGRAMŮ 3 3) SYNTAXE A SÉMANTIKA 3 4) SPECIFIKACE
Více4. Úvod do paralelismu, metody paralelizace
4. Úvod do paralelismu, metody paralelizace algoritmů Ing. Michal Bližňák, Ph.D. Ústav informatiky a umělé inteligence Fakulta aplikované informatiky UTB Zĺın Paralelní procesy a programování, Zĺın, 26.
VíceKoncept pokročilého návrhu ve VHDL. INP - cvičení 2
Koncept pokročilého návrhu ve VHDL INP - cvičení 2 architecture behv of Cnt is process (CLK,RST,CE) variable value: std_logic_vector(3 downto 0 if (RST = '1') then value := (others => '0' elsif (CLK'event
Více10. Techniky formální verifikace a validace
Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt EVROPSKÝ SOCIÁLNÍ FOND PRAHA & EU: INVESTUJENE DO VAŠÍ BUDOUCNOSTI 10. Techniky formální verifikace a validace 1 Simulace není
VíceNávrh ovládání zdroje ATX
Návrh ovládání zdroje ATX Zapínání a vypínání PC zdroj ATX se zapíná spojením řídicího signálu \PS_ON se zemí zapnutí PC stiskem tlačítka POWER vypnutí PC (hardwarové) stiskem tlačítka POWER a jeho podržením
VíceArchitektura Intel Atom
Architektura Intel Atom Štěpán Sojka 5. prosince 2008 1 Úvod Hlavní rysem Atomu je podpora platformy x86, která umožňuje spouštět a běžně používat řadu let vyvíjené aplikace, na které jsou uživatelé zvyklí
VíceOptika v počítačovém vidění MPOV
Optika v počítačovém vidění MPOV Rozvrh přednášky: 1. A/D převod 2. zpracování obrazu 3. rozhraní kamer 4. další související zařízení 5. motivace - aplikace Princip pořízení a zpracování obrazu Shoda mezi
VícePřehled paralelních architektur. Dělení paralelních architektur Flynnova taxonomie Komunikační modely paralelních architektur
Přehled paralelních architektur Přehled paralelních architektur Dělení paralelních architektur Flynnova taxonomie Komunikační modely paralelních architektur Přehled I. paralelní počítače se konstruují
VícePaměti Rambus DRAM (RDRAM) Paměti Flash Paměti SGRAM
Paměti Rambus DRAM (RDRAM) Paměti Flash Paměti SGRAM 1 Požadavky na RDRAM - začátky Nové DRAM musí zajistit desetinásobné zvýšení šířky pásma srovnání výkonu procesoru a paměti. Náklady na výrobu a prodej
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 2 KOMUNIKACE NAČIPU, LATENCE, PROPUSTNOST, ARCHITEKTURY doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních
VíceMetody návrhu systémů na bázi FPGA
Metody návrhu systémů na bázi FPGA Úvod Ve třetím dílu série článků o programovatelných logických obvodech bude nastíněna metodika návrhu systémů realizovaných právě pomocí FPGA. Současně budou zmíněny
VíceParalelní výpočty ve finančnictví
Paralelní výpočty ve finančnictví Jan Houška HUMUSOFT s.r.o. houska@humusoft.cz Výpočetně náročné úlohy distribuované úlohy mnoho relativně nezávislých úloh snížení zatížení klientské pracovní stanice
VíceZákladní pojmy. Program: Algoritmus zapsaný v programovacím jazyce, který řeší nějaký konkrétní úkol. Jedná se o posloupnost instrukcí.
Základní pojmy IT, číselné soustavy, logické funkce Základní pojmy Počítač: Stroj na zpracování informací Informace: 1. data, která se strojově zpracovávají 2. vše co nám nebo něčemu podává (popř. předává)
VíceGRAFICKÉ ROZHRANÍ V MATLABU PRO ŘÍZENÍ DIGITÁLNÍHO DETEKTORU PROSTŘEDNICTVÍM RS232 LINKY
GRAFICKÉ ROZHRANÍ V MATLABU PRO ŘÍZENÍ DIGITÁLNÍHO DETEKTORU PROSTŘEDNICTVÍM RS232 LINKY Jiří Šebesta Ústav radioelektroniky, Fakulta elektroniky a komunikačních technologií Vysoké učení technické v Brně
VíceMSP 430F1611. Jiří Kašpar. Charakteristika
MSP 430F1611 Charakteristika Mikroprocesor MSP430F1611 je 16 bitový, RISC struktura s von-neumannovou architekturou. Na mikroprocesor má neuvěřitelně velkou RAM paměť 10KB, 48KB + 256B FLASH paměť. Takže
VíceProvádění instrukcí. procesorem. Základní model
procesorem 1 Základní model Kód programu (instrukce) a data jsou uloženy ve vnější paměti. Procesor musí nejprve z paměti přečíst instrukci. Při provedení instrukce podle potřeby čte nebo zapisuje data
VíceArchitektura počítačů Logické obvody
Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics 2/36 Digitální
VíceProfilová část maturitní zkoušky 2017/2018
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2017/2018 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 78-42-M/01 Technické lyceum Předmět: TECHNIKA
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceSEKVENČNÍ LOGICKÉ OBVODY
Sekvenční logický obvod je elektronický obvod složený z logických členů. Sekvenční obvod se skládá ze dvou částí kombinační a paměťové. Abychom mohli určit hodnotu výstupní proměnné, je potřeba u sekvenčních
VíceArchitektury počítačů
Architektury počítačů skupina Identifyingvýzkumná the Interesting Points in Geometrical Figures of Certain Class Vysoké učení technické v Brně, Fakulta informačních technologií, Božetěchova 2, 612 66 Brno
VíceDigitální návrh. Postup návrhu digitálních IO. Co to jsou HDL jazyky? Příklad Verilog kódu pro D klopný obvod
Jak navrhnout systém se 700 mil. Tranzistorů? Digitální Časová analýza Návrh topologie Dělení u na subsystémy Návrh je rozdělen na jednotlivé bloky a ty na další sub-bloky Použití již existujících ů Rychlejší
VíceArchitektura procesoru ARM
Architektura procesoru ARM Bc. Jan Grygerek GRY095 Obsah ARM...3 Historie...3 Charakteristika procesoru ARM...4 Architektura procesoru ARM...5 Specifikace procesoru...6 Instrukční soubor procesoru...6
VíceStruktura a architektura počítačů (BI-SAP) 3
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 3 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
VíceProfilová část maturitní zkoušky 2014/2015
Střední průmyslová škola, Přerov, Havlíčkova 2 751 52 Přerov Profilová část maturitní zkoušky 2014/2015 TEMATICKÉ OKRUHY A HODNOTÍCÍ KRITÉRIA Studijní obor: 26-41-M/01 Elektrotechnika Zaměření: technika
VíceCíle. Teoretický úvod. BDIO - Digitální obvody Ústav mikroelektroniky Sekvenční logika - debouncer, čítače, měření doby stisknutí tlačítka Student
Předmět Ústav Úloha č. 9 BIO - igitální obvody Ústav mikroelektroniky Sekvenční logika - debouncer, čítače, měření doby stisknutí tlačítka Student Cíle Pochopení funkce obvodu pro odstranění zákmitů na
VíceSPECIFICKÝCH MIKROPROGRAMOVÝCH ARCHITEKTUR
EVOLUČNÍ NÁVRH A OPTIMALIZACE APLIKAČNĚ SPECIFICKÝCH MIKROPROGRAMOVÝCH ARCHITEKTUR Miloš Minařík DVI4, 2. ročník, prezenční studium Školitel: Lukáš Sekanina Fakulta informačních technologií, Vysoké učení
VíceDisková pole (RAID) 1
Disková pole (RAID) 1 Architektury RAID Důvod zavedení RAID: reakce na zvyšující se rychlost procesoru. Pozice diskové paměti v klasickém personálním počítači vyhovuje pro aplikace s jedním uživatelem.
VíceObsah. Kapitola 1 Hardware, procesory a vlákna Prohlídka útrob počítače...20 Motivace pro vícejádrové procesory...21
Stručný obsah 1. Hardware, procesory a vlákna... 19 2. Programování s ohledemna výkon... 45 3. Identifikování příležitostí pro paralelizmus... 93 4. Synchronizace a sdílení dat... 123 5. Vlákna v rozhraní
Vícepolyfázové filtry (multirate filters) cascaded integrator comb filter (CIC) A0M38SPP - Signálové procesory v praxi - přednáška 8 2
A0M38SPP - Signálové procesory v praxi - přednáška 8 2 Decimace snížení vzorkovací frekvence Interpolace zvýšení vzorkovací frekvence Obecné převzorkování signálu faktorem I/D Efektivní způsoby implementace
VíceMODERNÍ TRENDY V PROGRAMOVATELNÉ LOGICE, APLIKACE V AUTOMATIZAČNÍ A MĚŘICÍ TECHNICE
MODERNÍ TRENDY V PROGRAMOVATELNÉ LOGICE, APLIKACE V AUTOMATIZAČNÍ A MĚŘICÍ TECHNICE Soběslav Valach UAMT FEEC VUT Brno, Kolejní 2906/4, 612 00 Brno, valach@feec.vutbr.cz Abstract: Článek popisuje základní
VícePROCESOR. Typy procesorů
PROCESOR Procesor je ústřední výkonnou jednotkou počítače, která čte z paměti instrukce a na jejich základě vykonává program. Primárním úkolem procesoru je řídit činnost ostatních částí počítače včetně
VíceHistorie výpočetní techniky. Autor: Ing. Jan Nožička SOŠ a SOU Česká Lípa VY_32_INOVACE_1121_Histrorie výpočetní techniky_pwp
Historie výpočetní techniky Autor: Ing. Jan Nožička SOŠ a SOU Česká Lípa VY_32_INOVACE_1121_Histrorie výpočetní techniky_pwp Název školy: Číslo a název projektu: Číslo a název šablony klíčové aktivity:
VíceBDIO - Digitální obvody
BIO - igitální obvody Ústav Úloha č. 6 Ústav mikroelektroniky ekvenční logika klopné obvody,, JK, T, posuvný registr tudent Cíle ozdíl mezi kombinačními a sekvenčními logickými obvody. Objasnit principy
VíceModerní nástroje pro vývoj elektronických řídicích jednotek
Moderní nástroje pro vývoj elektronických řídicích jednotek Jiří Sehnal Humusoft spol. s r.o. sehnal@humusoft.com EVV 2008 Automobilová elektronika Brno, 17. - 18. 6. 2008 Jiří Sehnal, Humusoft spol. s
VíceDisková pole (RAID) 1
Disková pole (RAID) 1 Architektury RAID Základní myšlenka: snaha o zpracování dat paralelně. Pozice diskové paměti v klasickém personálním počítači vyhovuje pro aplikace s jedním uživatelem. Řešení: data
VíceRozvrhování výroby. František Koblasa Technická univerzita v Liberci. TU v Liberci
Tento materiál vznikl jako součást projektu EduCom, který je spolufinancován Evropským sociálním fondem a státním rozpočtem ČR. Rozvrhování výroby Technická univerzita v Liberci INVESTICE DO ROZVOJE VZDĚLÁVÁNÍ
VíceMěřič krevního tlaku. 1 Měření krevního tlaku. 1.1 Princip oscilometrické metody 2007/19 30.5.2007
Měřič krevního tlaku Ing. Martin Švrček martin.svrcek@phd.feec.vutbr.cz Ústav biomedicínckého inženýrství Fakulta elektrotechniky a komunikačních technologií VUT v Brně Kolejní 4, 61200 Brno Tento článek
VíceKritéria hodnocení praktické maturitní zkoušky z databázových systémů
Kritéria hodnocení praktické maturitní zkoušky z databázových systémů Otázka č. 1 Datový model 1. Správně navržený ERD model dle zadání max. 40 bodů teoretické znalosti konceptuálního modelování správné
VícePaměti EEPROM (1) Paměti EEPROM (2) Paměti Flash (1) Paměti EEPROM (3) Paměti Flash (2) Paměti Flash (3)
Paměti EEPROM (1) EEPROM Electrically EPROM Mají podobné chování jako paměti EPROM, tj. jedná se o statické, energeticky nezávislé paměti, které je možné naprogramovat a později z nich informace vymazat
VíceČíslicové filtry. Honza Černocký, ÚPGM
Číslicové filtry Honza Černocký, ÚPGM Aliasy Digitální filtry Diskrétní systémy Systémy s diskrétním časem atd. 2 Na co? Úprava signálů Zdůraznění Potlačení Detekce 3 Zdůraznění basy 4 Zdůraznění výšky
VíceReal Time programování v LabView. Ing. Martin Bušek, Ph.D.
Real Time programování v LabView Ing. Martin Bušek, Ph.D. Úvod - související komponenty LabVIEW development Konkrétní RT hardware - cíl Použití LabVIEW RT module - Pharlap ETS, RTX, VxWorks Možnost užití
VícePočítač jako prostředek řízení. Struktura a organizace počítače
Řídicí počítače - pro řízení technologických procesů. Specielní přídavná zařízení - I/O, přerušovací systém, reálný čas, Č/A a A/Č převodníky a j. s obsluhou - operátorské periferie bez obsluhy - operátorský
VíceReferát (pokročilé architektury počítačů)
Referát (pokročilé architektury počítačů) Představení architektury procesoru AMD K10 Roman Výtisk, VYT027 1 AMD K8 Nejprve bych zmínil, co této architektuře předcházelo a co tato architektura přinesla
VíceProjekt: Přístupový terminál
Projekt: Přístupový terminál 1. Zadání 1. Seznamte se s přípravkem FITKit a způsobem připojení jeho periférií, zejména klávesnice a LCD displeje. 2. Prostudujte si zdrojové kódy projektu v jazyce VHDL.
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Klopné obvody jsou nejjednodušší sekvenční součástky Záleží na předcházejícím stavu Asynchronní klopné obvody reagují na změny vstupu okamžitě Synchronní
VícePaměti Rambus DRAM (RDRAM) Paměti Flash Paměti SGRAM
Paměti Rambus DRAM (RDRAM) Paměti Flash Paměti SGRAM 1 Požadavky na RDRAM - začátky Nové DRAM musí zajistit desetinásobné (?) zvýšení šířky pásma srovnání výkonu procesoru a paměti. Náklady na výrobu a
VíceLOGICKÉ SYSTÉMY PRO ŘÍZENÍ
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická LOGICKÉ SYSTÉMY PRO ŘÍZENÍ Doc. Ing. Jiří Bayer, CSc Dr.Ing. Zdeněk Hanzálek Ing. Richard Šusta 2000 Vydavatelství ČVUT Předmluva Skriptum
VíceObecné výpočty na GPU v jazyce CUDA. Jiří Filipovič
Obecné výpočty na GPU v jazyce CUDA Jiří Filipovič Obsah přednášky motivace architektura GPU CUDA programovací model jaké algoritmy urychlovat na GPU? optimalizace Motivace Moorův zákon stále platí pro
VíceInovace výuky prostřednictvím ICT v SPŠ Zlín, CZ.1.07/1.5.00/34.0333 Vzdělávání v informačních a komunikačních technologií
VY_32_INOVACE_31_02 Škola Střední průmyslová škola Zlín Název projektu, reg. č. Vzdělávací oblast Vzdělávací obor Tematický okruh Téma Tematická oblast Název Autor Vytvořeno, pro obor, ročník Inovace výuky
VíceProcesy a vlákna (Processes and Threads)
ÚVOD DO OPERAČNÍCH SYSTÉMŮ Ver.1.00 Procesy a vlákna (Processes and Threads) Správa procesů a vláken České vysoké učení technické Fakulta elektrotechnická 2012 Použitá literatura [1] Stallings, W.: Operating
VíceIdentifikátor materiálu: ICT-1-08
Identifikátor materiálu: ICT-1-08 Předmět Informační a komunikační technologie Téma materiálu Motherboard, CPU a RAM Autor Ing. Bohuslav Nepovím Anotace Student si procvičí / osvojí základní desku počítače.
Více