Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
|
|
- Radovan Mach
- před 5 lety
- Počet zobrazení:
Transkript
1 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické v Praze, fakulta informačních technologií Přednáška 13: VERILOG syntéza obvodů Stručný obsah: pravidla pro syntézu kombinačních i sekvenčních programů, implicitní a explicitní automaty, syntéza cyklů, přehled syntetizovatelných částí jazyka Verilog,
2 Verilog: syntetizovatelné konstrukce Podporované konstrukce jazyka : porty, input, output, inout parametry, moduly a jejich instalace, signály a proměnné ( pouze wire, tri, reg ), procesy always, funkce a procedury sekvenční příkazy: if, else, case, casex, casez, cykly: for, while, forever; tyto musí obsahovat ( posedge clk ) ( negedge clk ) procedurální bloky: begin., jmenné bloky, paralelní příkazy: assign. Nepodporované konstrukce jazyka : procesy initial, abstraktní události event, operátor zpoždění #, datové typy: real, time, specifikace logických funkcí UDP, procedurální příkazy assign, deassign, příkazy force, release, fork, join 2
3 Syntéza kombinačních obvodů syntetizovatelné konstrukce: instalace primitivních elementů, příklad: and A1 ( y1, a, b ) ; or O1 ( y3, y1, y2 ) ; paralelní příkazy, příklad: : assign y3 = ( a & b ) ( c & d ) ; hladinově citlivé procesy: příklad: : a, b, c, d ) y3 = ( a & b ) ( c & d ) ; přípustný zápis: citlivost na všechny vstupy obvodu příklad: : (*) begin zásady: popis kombinačních obvodů musí přiřadit hodnotu výstupů pro všechny možné kombinace vstupů, zpětné vazby v propojení primitivních elementů nebo v paralelních příkazech nejsou přípustné, nepřípustné ukázky: nand N1 ( q, qb, sb ); nand N2 ( qb, q, rb ); assign q = sb ~& qb; assign qb = rb ~& q; // propojení pro RS latch // vytvoření RS latch 3
4 Syntéza kombinačních obvodů Vkládání hladinových klopných obvodů: záměrné: paralelní příkaz assign se zpětnou vazbou: příklad: assign q = (en)? a : q; // if ( en ) a else y; neúplný příkaz if: příklad: ( en, a ) if ( en ) y = a ; // y je latch řízený signálem en neúplný příkaz case: nežádoucí: příklad: ( s1, s2, d1, d2 ) case ( {s1, s2} ) case 2 b01: y = d1; 2 b10: y = d2; // y je latch řízený signálem s1 & (~s2) (~s1) & s2 např. chyba v citlivostním seznamu: nejsou použity všechny vstupy modulu k aktivaci příslušného procesu 4
5 Syntéza kombinačních obvodů // následuje správný model: module Or4 ( output reg y, input [3:0] a ); integer i; ( a [3:0] ) begin : BL y = 0; for ( i = 0; i < 4; i = i + 1 ) if ( a[ i ] == 1 ) begin y = 1; disable BL; ; module Poznámka: předpokládejme následující modifikaci citlivostního seznamu ( a [ 2 : 0 ] ) ; důsledek: signál a [ 3 ] je vstupem obvodu, ale jeho změna neaktivuje blok BL, v případě, že nastane změna ostatních vstupů, pak tento signál má také vliv na výstup y ( je testován v cyklu); jde tedy o průchod obvodem typu latch, latch je vložen do vstupu a [ 3 ] a řízen signálem a [ 2 ] a [ 1 ] a [ 0 ] 5
6 Vkládání budičů pomocí podmíněných paralelních příkazů: reg [ 3 : 0 ] a; wire [ 3 : 0 ] y; assign y = ( en == 1 )? a : 4 bz; // budič s výstupem y Příklad: třístavový budič jednosměrné sběrnice data module M1 ( output wire [ 31 : 0 ] data, input en ); reg [ 31 : 0 ] vystup;..; // popis obvodumodule assign data = ( en )? vystup : 32 bz; ; module Příklad: rozhraní obousměrné sběrnice data module M2 ( inout wire [ 31 : 0 ] data, input rd, wr ); reg [ 31 : 0 ] vystup; wire [ 31 : 0 ] vstup ;..; // popis obvodu assign vstup = ( rd )? data : 32 bz; //čtení data assign data = ( wr )? vystup : 32 bz; //zápis na data ; module 6
7 Syntéza sekvenčních obvodů podmínky pro implementaci proměnných typu reg pomocí FF: 1) v hranově citlivém procesu always existují větve ve kterých do dané proměnné dochází k zápisu, 2) výše uvedená proměnná je použita vně hranově citlivého procesu always, Příklad: paralelní registr module D_reg ( data_in, data_out, clk ); parameter sire = 4; output reg [ sire-1 : 0 ] data_out; input [ sire-1 : 0 ] data_in; input clk; reg [ sire-1 : 0 ] data_out; // následuje hranově citlivý proces ( posedge clk ) begin data_out <= data_in ; ; // zápis do registru typu FF module jiná možnost přiřazení : integer k ; ( posedge clk ) begin for ( k = 0; k < sire ; k = k + 1 ) // k není FF data_out [ k ] <= data_in [ k ] ; // data_out je FF 7
8 Syntéza sekvenčních obvodů výskyt nekompletního příkazu if nebo case v hranově citlivém procesu nemá za následek vložení latch, ale implementaci FF se vstupem enable, je-li hranově citlivý proces always citlivý na více proměnných pak: vstupy pro set, či reset jsou explicitně testovány v příkazu if, který musí být prvním příkazem procesu, synchronizační signál clk není explicitně testován, poslední větev else příkazu if specifikuje synchronizované akce, případné neúplné if definuje uvolňovací logiku Příklad: sekvenční obvod se synchronními vstupy set, reset module D_reg ( data_in, data_out, set, reset, clk ); parameter sire = 4; output reg [ sire -1 : 0 ] data_out; input [ sire -1 : 0 ] data_in; input clk; reg [ sire -1: 0 ] data_out; integer k ; ( posedge clk ) // hranově citlivý proces begin // synchronní set i reset if ( set ) for ( k = 0; k < sire ; k = k + 1) data_out [ k ] <= 1 b1; //set else if ( reset ) for ( k = 0; k < sire ; k = k + 1) data_out [ k ] <= 1 b0; else data_out <= data_in ; // zápis při náběžné hraně clk module 8
9 Syntéza sekvenčních obvodů Příklad: paralelní register s asynchronními vstupy set, reset module D_reg ( data_in, data_out, set, reset, clk ); parameter sire = 4; output reg [ sire -1: 0 ] data_out; input [ sire -1: 0 ] data_in; input reg integer k ; clk; [ sire -1: 0 ] data_out; ( posedge clk or posedge set or posedge reset ) // analogie wait until clk = 1 or set = 1 or reset = 1 ; begin if ( set ) // asynchronní set for ( k = 0; k <sire ; k = k + 1) data_out [ k ] <= 1 b1; else module if ( reset ) // asynchronní set for ( k = 0; k < sire ; k = k + 1) data_out [ k ] <= 1 b0; else data_out <= data_in ; // zápis při náběžné // hraně clk 9
10 Vitřní schéma: Příklad: sériový vysílač PD_in 1 S_reg S_out clk reset DR START sstav CTR shift CONTRL_KL pstav clear start load CONTRL_PO Specifikace řadiče: DR = 0 / ( load =0, clear =0, start =0, shift = 0 ) CTR = 9/ ( load =0, clear =1, start =0, shift = 0 ) idle DR=1/ ( load =1, clear =0, start =0, shift = 0 ) sing waiting START = 0 / ( load =0, clear =0, start =0, shift = 0 ) CTR!= 9 / ( load =0, clear =0, start =0, shift = 1 ) START = 1/ ( load =0, clear =0, start =1, shift = 0 ) 10
11 Sériový vysílač (pokračování) module transmitter ( S_out, PD_in, DR, START, reset, clk ); parameter idle = 3 b001; // vnitřní stavy řadiče parameter waiting = 3 b010; parameter sing = 3 b100; output S_out; // porty input [ 7 : 0 ] PD_in; input DR, START, reset, clk; reg [ 8 : 0 ] S_reg; // lokální registry datové části reg [ 3 : 0 ] CTR; // čítač bitů reg [ 2 : 0 ] sstav = idle; // současný stav reg [ 2 : 0 ] pstav; // příští stav řadiče reg start, clear, shift, load ; // lokální proměnné ( sstav, DR, START ) // kombinační logika řadiče begin: CONTRL_KL // následují výstupy kombinačního obvodu load = 0; clear = 0; shift = 0; start = 0; pstav = sstav; case ( sstav ) idle: if ( DR ==1 ) begin load = 1; pstav = waiting; waiting: if ( START ==1) begin start = 1; pstav = sing; sing: if ( CTR!= 9 ) shift = 1; else begin clear = 1; pstav = idle; default: pstav = idle; case 11
12 Sériový vysílač (pokračování) ( posedge clk, negedge reset ) // paměťové obvody řadiče begin: CONTRL_PO if ( reset == 0 ) sstav <= idle; else sstav <= pstav; // přechod do nového stavu // následují paměťové obvody datové cesty a čítače ( posedge clk, negedge reset ) begin: if ( reset == 0 ) begin S_reg <= 9 b ; // bez přenosu CTR <= 0; else begin if ( load ==1) S_reg <= { PD_in, 1 b1 } ; if ( start ==1) S_reg [ 0 ] <= 0; // start bit if ( clear ==1) CTR <= 0; if ( shift ==1) begin CTR <= CTR + 1; S_reg <= { 1 b1, S_reg [ 8:1 ] } ; assign S_out = S_reg [ 0 ] ; module // paralelní příkaz 12
13 Syntéza implicitních automatů některé syntetizátory umožňují i syntézu implicitních automatů či cyklů ( ISE to nedovoluje) Implicitní automat: není explicitně definován stavový registr, vnitřní stav: vyplývá implicitně z provádění časově synchronizovaného procesu s více hranově citlivými synchronizačními operátory (každý takový operátor určuje přechod do dalšího stavu), omezení: v přechodové funkci není možné větvení: do každého vnitřního stavu lze přejít pouze z jediného jiného stavu, jednocyklový implicitné automat: v každém taktu se provádí stejná operace, příklady: čítač, paralelní register, posuvný register, po každém hranově citlivém příkazu je třeba testovat reset obvodu. 13
14 Syntéza implicitních automatů Příklad: periodicky spouštěný čítač po aktivaci externího signálu reset je nulován, čítá existenci vstupní jedničky během trvání čtveřice hodinových cyklů, v pátém cyklu je automaticky resetován, možné řešení: gen: generátor signálu res pro pravidelný reset čitače, standardní synchronní čítač vstupních pulsů. x res čítač mod 5 pocet reset gen clk 14
15 Modul gen jako implicitní automat Příklad: generátor signálu res // vstup: reset, výstup: res (impuls o šířce 1 hodinový cyklus) // na svém výstupu res generuje 1 v každém pátém cyklu module M1 ( input clk, reset, output reg res ); (posedge clk) begin: BL if (reset) begin res = 1; disable BL; else res = 0; // toto není vnitřní (posedge clk) if (reset) begin res = 1; disable BL; else res = (posedge clk) if (reset) begin res = 1; disable BL; else res = (posedge clk) if (reset) begin res = 1; disable BL; else res = (posedge clk) res = 1; module 15
16 Modul gen jako explicitní automat Příklad: generátor gen z minulého příkladu ( explicitní ) module M2 ( input clk, reset, output reg res); // následuje výčet vnitřních stavů parameter S0 = 0; parameter S1 = 1; parameter S2 = 2; parameter S3 = 3; parameter S4 = 4; reg [ 2:0 ] sstav, pstav; // register vnitřních stavů always // klopné obvody explicitního clk ) if (reset == 1 b1) sstav<= 0; else sstav<= pstav; sstav, reset ) // kombinační část řadiče begin case ( sstav ) S0: if (reset == 1 b1) begin res = 1; pstav = S0; else begin res = 0; pstav = S1; S1: if (reset == 1 b1) begin res = 1; pstav = S0; else begin res = 0; pstav = S2; S2: if (reset == 1 b1) begin res = 1; pstav = S0; else begin res = 0; pstav = S3; S3: if (reset == 1 b1) begin res = 1; pstav = S0; else begin res = 0; pstav = S4; S4: begin res = 1; pstav = S0; case module 16
17 Syntéza výsledného modulu Přílad: periodicky spouštěný čítač (viz minulé slajdy ) propojení čítače modulo 5 s implicitním generátorem periodického signálu reset module MM ( input clk, x, reset, output reg [ 2 : 0 ] pocet ); always // (posedge clk) if ( reset==1 b1) pocet <= 0; else if ( x==1 b1) pocet <= pocet +1; module module Celek; // periodicky spouštěný čítač reg clk, reset, x; wire res; wire [ 2 : 0 ] pocet ; MM cit ( clk, x, res, pocet ); // instalace čítače M1 gen ( clk, reset, res ); // instalace generátoru // následuje jednoduchý test initial begin clk = 0; forever #2 clk = ~ clk; initial begin reset = 1; #6 reset = 0; x = 1; #9 x = 0; module // Celek 17
18 Syntéza cyklů Rozdělení cyklů: statické: počet iterací je konstantní 1) bez závislosti na hodinovém signálu: realizace kombinačním obvodem, 2) s vnitřní závislostí na hodinovém signálu: realizace sekvenčním obvodem, funkce cyklu je distribuována do více hodinových cyklů, dynamické: počet iterací není znám v době překladu 3) s vnitřní závislostí na hodinovím signálu: realizaqce sekvenčním obvodem, dílčí iterace cyklu jsou distribuovány do více hodinových cyklů, 4) bez závislosti na hodinovém signálu syntetiza problematická?? Příklad: zjištění počtu jedniček pomocí cyklu vstup: paralelní - 8 bitů, výstup: paralelní - 4 bity, následuje řešení s použitím uvedených variant 18
19 Statický cyklus varianta bez časových závislostí: module M1 ( output reg [3:0] pocet, input wire [7:0] data, input wire clk, reset ); reg [ 7:0 ] pom ; // omocná proměnná integer i; ( posedge clk ) if ( reset ) begin pocet = 0 ; pom = 0; else begin pom = data; // inicializace // následuje statický cyklus bez časové závislosti // při simulaci nelze použít neblokující přířazení // ISE: syntéza OK for ( i = 0; i < 8 ; i = i + 1) // cyklus bez závislosti na clk pocet = pocet + pom [ i ] ; module 19
20 Statický cyklus varianta s vnitřní časovou závislostí: module M2 ( output reg [3:0] pocet, input wire [7:0] data, input wire clk, reset ) ; reg [ 7:0 ] pom; reg [ 3:0 ] i; // pomocné proměnné ( posedge clk ) // hranově citlivý proces begin: BL; // pojmenovaný blok if ( reset ) begin pocet <= 0 ; disable BL; else begin pom = data; // inicializace // následuje cyklus s vnitřní závislostí na clk ( trvá 8 taktů ) for ( i = 0; i < 8 ; i = i + ( posedge clk ) // ISE hlásí chybu if ( reset ) begin pocet <= 0; // výstup FF disable BL; else pocet <= pocet + pom [ i ] ; // BL module 20
21 Dynamický cyklus varianta s vnitřní časovou závislostí: module M3 ( output reg [3:0] pocet, input [7:0] data, input clk, reset ); reg [ 7:0 ] pom; // pomocná proměnná ( posedge clk ) begin if ( reset ) pocet <= 0 ; else begin: BL; pom = data; // následuje cyklus s vnitřní čas. závislostí // ISE chyba while ( pom ( posedge clk ) if ( reset ) begin pocet <= 0; disable BL; else begin pocet <= pocet + pom [ 0 ] ; pom = pom >> 1; // if, while // BL module 21
22 Dynamický cyklus varianta bez časových závislostí: module M4 ( output reg [3:0] pocet, input wire [7:0] data, input wire clk, reset ); reg [ 7:0 ] pom ; ( posedge clk ) if ( reset ) begin pocet = 0 ; else begin: BL; pom = data; // inicializace // následuje cyklus bez časové závisti while ( pom ) // ISE hlásí chybu begin pocet = pocet + pom [ 0 ] ; pom = pom >> 1; // BL module 22
Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) imní semestr 2/2 Jiří Douša, katedra číslicového návrhu (K83), České vysoké učení technické v Prae,
VíceSEKVENČNÍ LOGICKÉ OBVODY
Sekvenční logický obvod je elektronický obvod složený z logických členů. Sekvenční obvod se skládá ze dvou částí kombinační a paměťové. Abychom mohli určit hodnotu výstupní proměnné, je potřeba u sekvenčních
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Stavové automaty enkódování Proces, který rozhoduje kolik paměťových prvků bude využito v paměťové části. Binární enkódování je nejpoužívanější. j počet stavů
Více3. Sekvenční logické obvody
3. Sekvenční logické obvody 3. Sekvenční logické obvody - úvod Sledujme chování jednoduchého logického obvodu se zpětnou vazbou 3. Sekvenční logické obvody příklad sekv.o. Příklad sledování polohy vozíku
VíceStruktura a architektura počítačů (BI-SAP) 4
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 4 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Klopné obvody jsou nejjednodušší sekvenční součástky Záleží na předcházejícím stavu Asynchronní klopné obvody reagují na změny vstupu okamžitě Synchronní
VíceKoncept pokročilého návrhu ve VHDL. INP - cvičení 2
Koncept pokročilého návrhu ve VHDL INP - cvičení 2 architecture behv of Cnt is process (CLK,RST,CE) variable value: std_logic_vector(3 downto 0 if (RST = '1') then value := (others => '0' elsif (CLK'event
VícePříklady popisu základních obvodů ve VHDL
Příklady popisu základních obvodů ve VHDL INP - cvičení 2 Michal Bidlo, 2008 bidlom@fit.vutbr.cz entity Circuit is port ( -- rozhraní obvodu ); end Circuit; Proces architecture Behavioral of Circuit is
VíceStruktura a architektura počítačů (BI-SAP) 3
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 3 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
VíceStruktura a architektura počítačů
Struktura a architktura počítačů Logické skvnční obvody (bloky) a budič používané v číslicovém počítači Čské vysoké uční tchnické Fakulta lktrotchnická Vr..3 J. Zděnk / M. Chomát 24 st d in d d d 2 d 3
VíceSekvenční logické obvody
Sekvenční logické obvody Sekvenční logické obvody - úvod Sledujme chování jednoduchého logického obvodu se zpětnou vazbou Sekvenční obvody - paměťové členy, klopné obvody flip-flop Asynchronní klopné obvody
Více7. Popis konečného automatu
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš
Více5. Sekvenční logické obvody
5. Sekvenční logické obvody 3. Sekvenční logické obvody - úvod Sledujme chování jednoduchého logického obvodu se zpětnou vazbou 3. Sekvenční logické obvody - příklad asynchronního sekvenčního obvodu 3.
VíceRegistry a čítače část 2
Registry a čítače část 2 Vypracoval SOU Ohradní Vladimír Jelínek Aktualizace září 2012 Úvod Registry a čítače jsou častým stavebním blokem v číslicových systémech. Jsou založeny na funkci synchronních
VíceY36SAP 2007 Y36SAP-4. Logické obvody kombinační a sekvenční používané v číslicovém počítači Sčítačka, půlsčítačka, registr, čítač
Y36SAP 27 Y36SAP-4 Logické obvody kombinační a sekvenční používané v číslicovém počítači Sčítačka, půlsčítačka, registr, čítač 27-Kubátová Y36SAP-Logické obvody typické Často používané funkce Majorita:
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VícePROGRAMOVATELNÉ LOGICKÉ OBVODY
PROGRAMOVATELNÉ LOGICKÉ OBVODY (PROGRAMMABLE LOGIC DEVICE PLD) Programovatelné logické obvody jsou číslicové obvody, jejichž logická funkce může být programována uživatelem. Výhody: snížení počtu integrovaných
Více1 z 16 11.5.2009 11:33 Test: "CIT_04_SLO_30z50" Otázka č. 1 U Mooreova automatu závisí okamžitý výstup Odpověď A: na okamžitém stavu pamětí Odpověď B: na minulém stavu pamětí Odpověď C: na okamžitém stavu
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 2 KOMUNIKACE NAČIPU, LATENCE, PROPUSTNOST, ARCHITEKTURY doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních
VíceProjekt Pospolu. Sekvenční logické obvody Klopné obvody. Autorem materiálu a všech jeho částí, není-li uvedeno jinak, je Ing. Jiří Ulrych.
Projekt Pospolu Sekvenční logické obvody Klopné obvody Autorem materiálu a všech jeho částí, není-li uvedeno jinak, je Ing. Jiří Ulrych. Rozlišujeme základní druhy klopných sekvenčních obvodů: Klopný obvod
VíceLogické obvody 10. Neúplné čítače Asynchronní čítače Hazardy v kombinačních obvodech Metastabilita Logické obvody - 10 hazardy 1
Logické obvody 10 Neúplné čítače Asynchronní čítače Hazardy v kombinačních obvodech Metastabilita 6.12.2007 Logické obvody - 10 hazardy 1 Neúplné čítače Návrh čítače M5 na tabuli v kódu binárním a Grayově
Více12. VHDL pro verifikaci - Testbench I
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti 12. VHDL pro verifikaci - Testbench I Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceArchitektura počítačů Logické obvody
Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics Digitální
VíceArchitektura počítačů Logické obvody
Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics 2/36 Digitální
VícePraktické úlohy- 2.oblast zaměření
Praktické úlohy- 2.oblast zaměření Realizace praktických úloh zaměřených na dovednosti v oblastech: Měření specializovanými přístroji, jejich obsluha a parametrizace; Diagnostika a specifikace závad, měření
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceNávrh asynchronního automatu
Návrh asynchronního automatu Domovská URL dokumentu: http://dce.felk.cvut.cz/lsy/cviceni/pdf/asyn_automat.pdf Obsah DEFINICE AUTOMATU... 2 KROK 1: ZADÁNÍ... 3 KROK 2: ANALÝZA ZADÁNÍ... 3 KROK 3: VYJÁDŘENÍ
VíceSouhrn Apendixu A doporučení VHDL
Fakulta elektrotechniky a informatiky Univerzita Pardubice Souhrn Apendixu A doporučení VHDL Práce ke zkoušce z předmětu Programovatelné logické obvody Jméno: Jiří Paar Datum: 17. 2. 2010 Poznámka k jazyku
VíceSystém řízení sběrnice
Systém řízení sběrnice Sběrnice je komunikační cesta, která spojuje dvě či více zařízení. V určitý okamžik je možné aby pouze jedno z připojených zařízení vložilo na sběrnici data. Vložená data pak mohou
VíceVrstvy periferních rozhraní
Vrstvy periferních rozhraní Cíl přednášky Prezentovat, jak postupovat při analýze konkrétního rozhraní. Vysvětlit pojem vrstvy periferních rozhraní. Ukázat způsob využití tohoto pojmu na rozhraní RS 232.
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 7 ČASOVÁNÍ A SYNCHRONIZACE TECHNICKÉHO VYBAVENÍ doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních
VíceJazyk VHDL konstanty, signály a proměnné. Jazyk VHDL paralelní a sekvenční doména. Kurz A0B38FPGA Aplikace hradlových polí
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Jazyk VHDL konstanty, signály a proměnné Jazyk VHDL paralelní a sekvenční doména Kurz A0B38FPGA
VíceSekvenční logické obvody
Název a adresa školy: Střední škola průmyslová a umělecká, Opava, příspěvková organizace, Praskova 399/8, Opava, 746 01 Název operačního programu: OP Vzdělávání pro konkurenceschopnost, oblast podpory
VíceBDIO - Digitální obvody
BIO - igitální obvody Ústav Úloha č. 6 Ústav mikroelektroniky ekvenční logika klopné obvody,, JK, T, posuvný registr tudent Cíle ozdíl mezi kombinačními a sekvenčními logickými obvody. Objasnit principy
VíceKonečný automat. Studium chování dynam. Systémů s diskrétním parametrem číslic. Počítae, nervové sys, jazyky...
Konečný automat. Syntéza kombinačních a sekvenčních logických obvodů. Sekvenční obvody asynchronní, synchronní a pulzní. Logické řízení technologických procesů, zápis algoritmů a formulace cílů řízení.
VíceASYNCHRONNÍ ČÍTAČE Použité zdroje:
ASYNCHRONNÍ ČÍTAČE Použité zdroje: Antošová, A., Davídek, V.: Číslicová technika, KOPP, České Budějovice 2007 http://www.edunet.souepl.cz www.sse-lipniknb.cz http://www.dmaster.wz.cz www.spszl.cz http://mikroelektro.utb.cz
Více14. Složitější konstrukce
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš
VíceZákladní principy konstrukce systémové sběrnice - shrnutí. Shrnout základní principy konstrukce a fungování systémových sběrnic.
Základní principy konstrukce systémové sběrnice - shrnutí Shrnout základní principy konstrukce a fungování systémových sběrnic. 1 Co je to systémová sběrnice? Systémová sběrnice je prostředek sloužící
VícePrincipy komunikace s adaptéry periferních zařízení (PZ)
Principy komunikace s adaptéry periferních zařízení (PZ) Několik možností kategorizace principů komunikace s externími adaptéry, např.: 1. Podle způsobu adresace registrů, které jsou součástí adaptérů.
Více1. Seznamte se s výukovou platformou FITkit (http://merlin.fit.vutbr.cz/fitkit/).
Zadání: Fakulta informačních technologií VUT v Brně Ústav počítačových systémů Technika personálních počítačů, cvičení ITP FITkit Řízení 7mi-segmentového displeje Úloha č. 3. 1. Seznamte se s výukovou
VíceVY_32_INOVACE_CTE_2.MA_19_Registry posuvné a kruhové. Střední odborná škola a Střední odborné učiliště, Dubno Ing. Miroslav Krýdl
Číslo projektu Číslo materiálu CZ.1.07/1.5.00/34.0581 VY_32_INOVACE_CTE_2.MA_19_egistry posuvné a kruhové Název školy Autor Tematická oblast očník Střední odborná škola a Střední odborné učiliště, ubno
VíceNávrh synchronního čítače
Návrh synchronního čítače Zadání: Navrhněte synchronní čítač mod 7, který čítá vstupní impulsy na vstupu x. Při návrhu použijte klopné obvody typu -K a maximálně třívstupová hradla typu NAND. Řešení: Čítač
VíceNávrh ovládání zdroje ATX
Návrh ovládání zdroje ATX Zapínání a vypínání PC zdroj ATX se zapíná spojením řídicího signálu \PS_ON se zemí zapnutí PC stiskem tlačítka POWER vypnutí PC (hardwarové) stiskem tlačítka POWER a jeho podržením
Více2.9 Čítače. 2.9.1 Úkol měření:
2.9 Čítače 2.9.1 Úkol měření: 1. Zapište si použité přístroje 2. Ověřte časový diagram asynchronního binárního čítače 7493 3. Ověřte zkrácení početního cyklu čítače 7493 4. Zapojte binární čítač ve funkci
VíceMetody připojování periferií BI-MPP Přednáška 1
Metody připojování periferií BI-MPP Přednáška 1 Ing. Miroslav Skrbek, Ph.D. Katedra počítačových systémů Fakulta informačních technologií České vysoké učení technické v Praze Miroslav Skrbek 2010,2011
VíceNávrh čítače jako automatu
ávrh čítače jako automatu Domovská URL dokumentu: http://dce.felk.cvut.cz/lsy/cviceni/pdf/citacavrh.pdf Obsah ÁVRH ČÍTAČE JAO AUTOMATU.... SYCHROÍ A ASYCHROÍ AUTOMAT... 2.a. Výstupy automatu mohou být
VíceProgramovací jazyk Pascal
Programovací jazyk Pascal Syntaktická pravidla (syntaxe jazyka) přesná pravidla pro zápis příkazů Sémantická pravidla (sémantika jazyka) pravidla, která každému příkazu přiřadí přesný význam Všechny konstrukce
VíceCíle. Teoretický úvod
Předmět Ú Úloha č. 7 BIO - igitální obvody Ú mikroelektroniky Sekvenční logika návrh asynchronních a synchronních binárních čítačů, výhody a nevýhody, využití Student Cíle Funkce čítačů a použití v digitálních
VíceČíselné vyjádření hodnoty. Kolik váží hrouda zlata?
Čísla a logika Číselné vyjádření hodnoty Au Kolik váží hrouda zlata? Dekadické vážení Když přidám osmé závaží g, váha se převáží => závaží zase odeberu a začnu přidávat závaží x menší 7 závaží g 2 závaží
VíceTypy a použití klopných obvodů
Typy a použití klopných obvodů Klopné obvody s hodinovým vstupem mění svůj stav, pokud hodinový vstup má hodnotu =. Přidáním invertoru před hodinový vstup je lze upravit tak, že budou měnit svůj stav tehdy,
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceBI-JPO. (Jednotky počítače) M. Sběrnice
BI-JPO (Jednotky počítače) M. Sběrnice c doc. Ing. Alois Pluháček, CSc. 2010 Katedra číslicového návrhu Fakulta informačních technologií České vysoké učení technické v Praze Evropský sociální fond Praha&
Více4. Elektronické logické členy. Elektronické obvody pro logické členy
4. Elektronické logické členy Kombinační a sekvenční logické funkce a logické členy Elektronické obvody pro logické členy Polovodičové paměti 1 Kombinační logické obvody Způsoby zápisu logických funkcí:
VíceSDRAM (synchronní DRAM) Cíl přednášky:
SDRAM (synchronní DRAM) Cíl přednášky: Shrnout předcházející techniky řízení pamětí. Prezentovat techniku SDRAM, postihnout její výrazné rysy a odlišnosti od předcházejících typů. Shrnout získané informace.
Více2. Synchronní číslicové systémy
Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt EVROPSKÝ SOCIÁLNÍ FON PRAHA & EU: INVESTUJENE O VAŠÍ BUOUCNOSTI 2. Synchronní číslicové systémy 1 Podmínky korektní funkce hranového
VíceObsah DÍL 1. Předmluva 11
DÍL 1 Předmluva 11 KAPITOLA 1 1 Minulost a současnost automatizace 13 1.1 Vybrané základní pojmy 14 1.2 Účel a důvody automatizace 21 1.3 Automatizace a kybernetika 23 Kontrolní otázky 25 Literatura 26
Více... sekvenční výstupy. Obr. 1: Obecné schéma stavového automatu
Předmět Ústav Úloha č. 10 BDIO - Digitální obvody Ústav mikroelektroniky Komplexní příklad - návrh řídicí logiky pro jednoduchý nápojový automat, kombinační + sekvenční logika (stavové automaty) Student
VíceHardwarová realizace konečných automatů
BI-AAG - Automaty a gramatiky Katedra teoretické informatiky ČVUT FIT 11.1.21 Co potřebujeme Úvod Potřebujeme: zakódovat vstupní abecedu, zakódovat stavy automatu, pamatovat si současný stav, realizovat
VíceTechnická kybernetika. Obsah. Klopné obvody: Použití klopných obvodů. Sekvenční funkční diagramy. Programovatelné logické automaty.
Akademický rok 2016/2017 Připravil: adim Farana Technická kybernetika Klopné obvody, sekvenční funkční diagramy, programovatelné logické automaty 2 Obsah Klopné obvody:. D. JK. Použití klopných obvodů.
VíceVzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y. Rovnicí y = x 1. x 0. Přiřazení signálů: ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y 0 0 0 0 1 0 1 0 0 1 1 1 Rovnicí
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceMIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY. Speciální obvody a jejich programování v C 2. díl
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY Speciální obvody a jejich programování v C 2. díl České vysoké učení technické Fakulta elektrotechnická Ver.1.10 J. Zděnek, 2017 Compare Unit jiné řešení Následující
VíceOVLÁDACÍ OBVODY ELEKTRICKÝCH ZAŘÍZENÍ
OVLÁDACÍ OBVODY ELEKTRICKÝCH ZAŘÍZENÍ Odlišnosti silových a ovládacích obvodů Logické funkce ovládacích obvodů Přístrojová realizace logických funkcí Programátory pro řízení procesů Akční členy ovládacích
VíceProjekt realizovaný na SPŠ Nové Město nad Metují. s finanční podporou v Operačním programu Vzdělávání pro konkurenceschopnost Královéhradeckého kraje
Projekt realizovaný na SPŠ Nové Město nad Metují s finanční podporou v Operačním programu Vzdělávání pro konkurenceschopnost Královéhradeckého kraje Modul 03 Technické předměty Ing. Otakar Maixner 1 Blokové
VíceBISTABILNÍ KLOPNÉ OBVODY, ČÍTAČE
BISTABILNÍ KLOPNÉ OBVODY, ČÍTAČE Úvod Účelem úlohy je seznámení s funkcemi a zapojeními několika sekvenčních logických obvodů, s tzv. bistabilními klopnými obvody a čítači. U logických obvodů se často
VíceVzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y Rovnicí y = x 1. Přiřazení signálů:
Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y 0 0 0 0 1 0 1 0 0 1 1 1 Rovnicí
VíceCO JE STAVOVÝ AUTOMAT
CO JE STAVOVÝ AUTOMAT Co je stavový automat Číslo DUM v digitálním archivu školy VY_32_INOVACE_10_02_01 Materiál seznamuje s tím, co je stavový automat. PRINCIP STAVOVÉHO AUTOMATU Princip stavového automatu
VíceÚloha 9. Stavové automaty: grafická a textová forma stavového diagramu, příklad: detektory posloupností bitů.
Úloha 9. Stavové automaty: grafická a textová forma ového diagramu, příklad: detektory posloupností bitů. Zadání 1. Navrhněte detektor posloupnosti 1011 jako ový automat s klopnými obvody typu. 2. Navržený
Více1 Stručný popis jazyku VHDL
1 Stručný popis jazyku VHDL Jazyk VHDL (Very High Speed Integrated Circuits Hardware Description Language) je spolu s jazykem Verilog HDL jedním z nejpoužívanějším jazykům pro popis hardwarových struktur
VíceCíle. Teoretický úvod. BDIO - Digitální obvody Ústav mikroelektroniky Sekvenční logika - debouncer, čítače, měření doby stisknutí tlačítka Student
Předmět Ústav Úloha č. 9 BIO - igitální obvody Ústav mikroelektroniky Sekvenční logika - debouncer, čítače, měření doby stisknutí tlačítka Student Cíle Pochopení funkce obvodu pro odstranění zákmitů na
VícePřednáška - Čítače. 2013, kat. měření, ČVUT - FEL, Praha J. Fischer. A3B38MMP, 2013, J.Fischer, ČVUT - FEL, kat. měření 1
Přednáška - Čítače 2013, kat. měření, ČVUT - FEL, Praha J. Fischer A3B38MMP, 2013, J.Fischer, ČVUT - FEL, kat. měření 1 Náplň přednášky Čítače v MCU forma, principy činnosti A3B38MMP, 2013, J.Fischer,
VíceLOGICKÉ ŘÍZENÍ. Matematický základ logického řízení
Měřicí a řídicí technika bakalářské studium - přednášky LS 28/9 LOGICKÉ ŘÍZENÍ matematický základ logického řízení kombinační logické řízení sekvenční logické řízení programovatelné logické automaty Matematický
VíceVestavné systémy BI-VES Přednáška 5
Vestavné systémy BI-VES Přednáška 5 Ing. Miroslav Skrbek, Ph.D. Katedra počítačových systémů Fakulta informačních technologií České vysoké učení technické v Praze Miroslav Skrbek 2010,2011 ZS2010/11 Evropský
VíceBoundary Scan JTAG (Joined Test Action Group) IEEE 1149.X Zápis do rozhraní
Boundary Scan JTAG (Joined Test Action Group) IEEE 1149.X Zápis do rozhraní Testování obvodů přístup k obvodům omezen porty / vývody In-Circuit Testery (Bed of Nails) Fine Pitch / MCM Multilayer Coating
VíceObsah. Předmluva 13 Zpětná vazba od čtenářů 14 Zdrojové kódy ke knize 15 Errata 15
Předmluva 13 Zpětná vazba od čtenářů 14 Zdrojové kódy ke knize 15 Errata 15 KAPITOLA 1 Úvod do programo vání v jazyce C++ 17 Základní pojmy 17 Proměnné a konstanty 18 Typy příkazů 18 IDE integrované vývojové
Více11. Logické analyzátory. 12. Metodika měření s logickým analyzátorem
+P12 11. Logické analyzátory Základní srovnání logického analyzátoru a číslicového osciloskopu Logický analyzátor blokové schéma, princip funkce Časová analýza, glitch mód a transitional timing, chyba
VíceOrganizace předmětu, podmínky pro získání klasifikovaného zápočtu
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Organizace předmětu, podmínky pro získání klasifikovaného zápočtu Kurz A0B38FPGA Aplikace
VíceStruktura a architektura počítačů (BI-SAP) 10
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 10 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
VícePaměti SDRAM (synchronní DRAM)
Paměti SDRAM (synchronní DRAM) 1 Paměti SDRAM Cíl přednášky: - Shrnout předcházející techniky řízení pamětí. - Prezentovat techniku SDRAM, postihnout její výrazné rysy a odlišnosti od předcházejících typů.
VíceŘadič automatického kotle
Řadič automatického kotle Domovská URL dokumentu: http://dce.felk.cvut.cz/lsy/cviceni/pdf/radickotle.pdf Zdrojové kódy LOGO! programu http://dce.felk.cvut.cz/lsy/cviceni/zip/radickotle.zip Obsah ŘÍZENÍ
VíceLogické funkce a obvody, zobrazení výstupů
Logické funkce a obvody, zobrazení výstupů Digitální obvody (na rozdíl od analogových) využívají jen dvě napěťové úrovně, vyjádřené stavy logické nuly a logické jedničky. Je na nich založeno hodně elektronických
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceÚvod do jazyka VHDL. Jan Kořenek korenek@fit.vutbr.cz. Návrh číslicových systémů 2007-2008
Úvod do jazyka VHDL Návrh číslicových systémů 2007-2008 Jan Kořenek korenek@fit.vutbr.cz Jak popsat číslicový obvod Slovně Navrhněte (číslicový) obvod, který spočte sumu všech členů dané posloupnosti slovní
VícePrincip funkce počítače
Princip funkce počítače Princip funkce počítače prvotní úlohou počítačů bylo zrychlit provádění matematických výpočtů první počítače kopírovaly obvyklý postup manuálního provádění výpočtů pokyny pro zpracování
VíceNávrh. číslicových obvodů
Návrh číslicových obvodů SW Aritmetika HW Periférie CPU function AddSub(a,b,s); var c; a b k k a+b mpx c if (s==1) c=a+b; else c=a-b; a-b return c; End; PAMĚŤ s Princip: univerzální stroj Výhoda: univerzalita
VíceStruktura a architektura počítačů
Struktura a archtektura počítačů Logcké obvody - sekvenční Formy popsu, konečný automat Příklady návrhu České vysoké učení techncké Fakulta elektrotechncká Ver..2 J. Zděnek 24 Logcký sekvenční obvod Logcký
VíceČíslicové obvody základní pojmy
Číslicové obvody základní pojmy V číslicové technice se pracuje s fyzikálními veličinami, které lze popsat při určité míře zjednodušení dvěma stavy. Logické stavy binární proměnné nabývají dvou stavů:
VíceVY_32_INOVACE_OV_2.ME_CISLICOVA_TECHNIKA_19_SPOJENI KOMBINACNICH_A_SEKVENCNICH_OBVODU Střední odborná škola a Střední odborné učiliště, Dubno
Číslo projektu Číslo materiálu Název školy Autor Tematická oblast Ročník CZ.1.07/1.5.00/34.0581 VY_32_INOVACE_OV_2.ME_CISLICOVA_TECHNIKA_19_SPOJENI KOMBINACNICH_A_SEKVENCNICH_OBVODU Střední odborná škola
VícePaměti SDRAM (synchronní DRAM)
Paměti SDRAM (synchronní DRAM) 1 Paměti SDRAM Cíl přednášky: - Shrnout předcházející techniky řízení pamětí. - Prezentovat techniku SDRAM, postihnout její výrazné rysy a odlišnosti od předcházejících typů.
VíceObecné principy konstrukce systémové sběrnice
Obecné principy konstrukce systémové sběrnice 1 Osnova přednášky Výčet funkcí systémové sběrnice implementace těchto funkcí ve sběrnici PCI. Cílem této prezentace je poskytnout studentům výčet funkcí systémové
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 11 METODY VERIFIKACE SYSTÉMŮ NA ČIPU Hana Kubátov vá doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta 1 informačních
VíceTestování sekvenčních obvodů Scan návrh
Testování sekvenčních obvodů Scan návrh Testování a spolehlivost ZS 2011/2012, 6. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Evropský sociální
VíceLOGICKÉ OBVODY 2 kombinační obvody, minimalizace
LOGICKÉ OBVODY 2 kombinační obvody, minimalizace logické obvody kombinační logické funkce a jejich reprezentace formy popisu tabulka, n-rozměrné krychle algebraický zápis mapy 9..28 Logické obvody - 2
VícePascal. Katedra aplikované kybernetiky. Ing. Miroslav Vavroušek. Verze 7
Pascal Katedra aplikované kybernetiky Ing. Miroslav Vavroušek Verze 7 Proměnné Proměnná uchovává nějakou informaci potřebnou pro práci programu. Má ve svém oboru platnosti unikátní jméno. (Připadne, musí
VícePeriferní operace využívající přímý přístup do paměti
Periferní operace využívající přímý přístup do paměti Základní pojmy Programová obsluha periferní operace řízení této činnosti procesorem. Periferní operace využívající přerušení řízení řadičem přerušení,
Více