Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti TESTOVÁNÍ SOC Hana Kubátová MI-SOC 2011 11/2012 1 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii ČVUT v Praze
ZÁKLADNÍ IDEOLOGIE Testování systémů na čipu SoC (system-on-a-chip) znamená testování celého zařízení. Úkol je stále složitější, protože jsou složitější SoC. Návrh SoC se provádí typicky po blocích tedy testování bude nejefektivnější také provádět po blocích, což jsou (by měly být) vestavné, specializované a konfigurovatelné systémy navržené tak, aby každý bylo možné testovat a debugovat. Tak může návrhář specifikovat rychlost testu, pokrytí poruch, diagnostické parametry a délku testu pro libovolný logický blok. 2
OBSAH problémy a požadavky testování SoC IEEE P1500 Standard SoC testování - metodologie postup návrhu testovatelného SoC Závěr zdroje: Y. Zorian, ITC conf., Date conf., http://secs.ceas.uc.edu/~wjone/soc.pdf 3
PROBLÉMY TESTOVÁNÍ SOC Vnořená jádra - cores Více pinů s více funkcemi než jen vstupy a výstupy Neefektivní použití externího ATE Různé technologie: logika, procesory, paměť, analogové komponenty Mnoho úrovní popisu hardwaru pro jádra Různí výrobci a poskytovatelé jader a různí vývojáři testů pro SoC Vícenásobné využití jak jader tak testů Hierarchické využívání jader IP ochrana 4
POŽADAVKY PRO TESTOVÁNÍ SOC Vnořená jádra potřeba Test Access Mechanism (TAM) Více multifunkčních pinů potřeba on-chip a at-speed testing Externí ATE neefektivita potřeba on-chip ATE Různé technologie: logika, procesory, paměť, analogové komponenty potřeba různých DFT/BIST/ technik 5
SOC TEST REQUIREMENTS CTD Mnoho úrovní popisu hardwaru pro jádra potřeba vkládat DFT/BIST na různé úrovně Různí výrobci a poskytovatelé jader a různí vývojáři testů pro SoC potřeba standardu pro integraci testů Vícenásobné využití jak jader tak testů potřeba plug-and-play test. mechanismů Hierarchické využívání jader IP ochrana potřeba hierarchického test managementu potřeba core test standardů/dokumentů 6
TESTOVÁNÍ JADER.. TECHNIKY Single scan Multiple scan Broadcast scan Enabled ATPG vkládání scan řetězců Reusable ATPG Access & isolation Vkládáni testovacích bodů Stínové (Shadow) registry Enabled BIST Scan, test points Embedded BIST sériové, paralelní, lokální řadič, generátor testů (TPG), kontrola odezvy ( SA) Boundary scan (BS) 7
TESTY JEDN. KOMPONENT DSP/CPU cores: BS supporting BIST, Scan, test point, shadow register. ASIC cores: BIST, Scan, shadow register, w/wo BS. Paměť: Embedded BIST Analogová část: Test points, DSP, BIST, ad hoc 8
SOC RAM Interface Block (RT Level ) UDL FPGA Controller (algorithm) UDL Micropro. (Layout) DSP (Netlist) RAM 9
Hana Kubátová MI-SOC 2011/2012 HIERARCHIE JADER Core UDL Core Core Core Core SOC UDL Core Core 10
Hana Kubátová MI-SOC 2011/2012 POMĚR TYPŮ JADER 11 Soft Firm Flexibility Hard Predictability, Performance, and complexity
DFT - CYKLUS NÁVRHU Libraries Behavioural Description Behavioral DFT Synthesis RTL Description Logic DFT Synthesis Gate Technology Mapping Layout Parameter Extraction Manufacturing Libraries Gate Description Product Test Pattern Generation Test Application low Fault Coverage? high Good Product 12
TEST ACCESS MECHANISMUS, WRAPERY System IC functional input embedded core (a) l Test Rail functional output Test Shell System IC l Test Rail (b) Isolation Embedded Core Ring scan chain scan chain scan chain scan chain scan chain scan chain scan chain core A core B core C bypass Test Rail bypass (c) Test Rail bypass 13
SCHEMA PRO PŘÍMÝ PŘÍSTUP TESTU (DIRECT ACCESS TEST SCHEME - DATS) TMODE TSEL UI1 cnt1 cnt3 Test Control Logic cnt2 Input TMODE TSEL Test Control Logic cnt3 User Output TI1 cnt3 = TMODE + TSEL cnt1 = TMODE cnt2 = TMODE + TSEL Block Output 14
PŘÍMÝ PŘÍSTUP TESTU TSEL TMODE USER IN TEST IN PRIMARY INPUT 10 S0 MUX O1 I1 INPUT USER LOGIC BLOCK BIDIRECTIONAL TEST PARTITION BOUNDARY BUFTE BUFTD EMBEDDED OUPUT EMBEDDED BIDIRECTIONAL EMBEDDED BIDIRECTIONAL CONTROL PRIMARY OUTPUT PRIMARY BIDIRECTIONAL 15
PIN 1 INPUT PAD BLOCK 1 SP8237 BLOCK 2 USER PARTITION UIN1 TIN1 TMODE UIN2 TIN2 TMODE OUT1 DBUS TSEL CNTL1 BLOCK OUT2 TSEL DBUS0 USER SIGNAL 12 MUX L1 SEL OUTPUT PAD I/O PAD O1 OUTPUT PAD PIN 4 PIN 5 PIN 6 PIN 2 BLOCK 3 SP8259 UIN3 DBUS CNTL2 Příklad implementace INPUT PAD TIN3 TMODE OUT3 TSEL T S E L 3 T S E L 1 T S E L 2 16 PIN 3 TMODE INPUT PAD TEST CONTROL LOGIC
C B S R IC SE 4 TEST ACCESS PORTS NTC NTC NTC TAP 1 CBSR CBSR CBSR TAP'd Core X TAP 2 TAP'd Core Y TAP 3 TAP'd Core Z TAP 4 C B S R TDI TCK TMS TRST* TDO 17
C B S R NTC NTC NTC CBSR TAP'd Core X CBSR CBSR TAP'd Core Y TAP'd Core Z C B S R TAP 1 TAP 2 TAP 3 SEL ENA SEL ENA SEL ENA TAP Linking Module TAP 4 SEL ENA TDI TCK TMS TRST* TDO 18
REUSABLE TLM ARCHITECTURE C B S R NTC NTC NTC CBSR CBSR CBSR Multi TAP'd Core Multi TAP' d Core Multi TAP' d Core TAP 1 TLM TLM TLM SEL ENA SEL ENA SEL ENA SEL ENA C B S R TAP Linking Module TDI TCK TMS TRST* TDO 19
ODDĚLENÍ IZOLACE JADER Isolation Embedded Core SOC Isolation Ring Scan Chain UDL IP Core Ring Internal Scan (a) (b) 20
TRANSPARENT MODEL Hana Kubátová MI-SOC 2011/2012 Core A Tansparent A d b e c d b e c Scan-out Scan-in 21
SCANOVACÍ ŘETĚZEC JAKO TAP B A Direct Access C B bp A bp Daisychain C bp 22
SPACE COMPACTION Reducing the external bandwidth U U 1 2 3 4 Weighted Decoder 1 2 3 4 Compact Sel B B (a) Space Compaction Sel C C (b) Weighted Decoder Mode U MISR B C (c) BIST Application 23
Hana Kubátová MI-SOC 2011/2012 REDUCING THE EXTERNAL BANDWIDTH U 1 4 2 3 Sel Compact B c U 1 Sel 2 3 4 B c Mode 24 U B MISR c
IEEE STD 1500 - STANDARD FOR EMBEDDED CORE TEST sériový a paralelní test access mechanisms (TAMs) bohatý soubor instrukcí svhodných pro testování jader, propojení i vodičů definování způsobů izolace a ochrany jader redukce ceny testů pomocí automatizace, vývoj kvalitních (DFT) technik, a vylepšení kvality testů pomocí vylepšení přístupů k testovaným jednotkám 25
IEEE std 1500 a CTL Core test language (CTL) oficiální způsob pro popis IEEE 1500 wrapperů a testovacích dat pro jádra. CTL definováno v normě IEEE P1450.6 a je součástí normy IEEE Std 1500. 26
IEEE std 1500 Vychází z IEEE Std 1149.1.. wrapper architektura a test access mechanizmus navržený pro účely testování komponent na desce (Boundary scan) norma IEEE Std 1500 má podobnou strukturu pro testování jader na čipu 27
IEEE std 1500 Approved 30 June 2005 American National Standards Institute Approved 20 March 2005 IEEE-SA Standards Board Sponsor Test Technology Technical Council of the IEEE Computer Society IEEE std 1500 Chair Yervant Zorian 28
IEEE std 1500 cíle Standardizace Core Test Architektury tak že: Definuje testovací rozhraní mezi vnořenými jádry a celým systémem na čipu. Podporuje znovupoužití testů pro vestavná jádra pomocí přístupu k nim a jejich izolace Poskytuje testovatelnost pro systémové propojení i logiku na čipu. Podporuje součinnost testů jednotlivých jader použitím plug-and-play protokolů, aby se zlepšila efektivita testů. 29
IEEE std 1500 základní principy Vestavný test potřebuje násl. HW komponenty: Wrapper (okolí jádra) Zdroj a kanál pro testovací vzorky (na čipu nebo mimo čip) Test Access Mechanism (TAM) na čipu pro propojení Wrapperu s testem (source/sink). Umožnění znovupoužití testu pro "non-merged jádra. Definuje chování standardního Wrapperu pro jádra a jeho rozhraní s Test Access Mechanismem (TAM). 30
Závěry. SoC testování je nutnost Jednotný standard ještě není zcela definován I když je standard definován, řada součástí musí být implementována Testování komponent využaduje uvažovat se znovupoužitím testu Snaha o automatizaci generováni wraperu a systému Musí se dodělat interface Nástroje pro postup návrhu Test access mechanism je definován uživatelem tedy testovací inženýři nepřijdou o práci Mixed-mode testování SoC je urgentní 31