Implementace procesorů v obvodech FPGA

Transkript

1 Implementace procesorů v obvodech FPGA Doc. Ing. Jaromír Kolouch, CSc. Ústav radioelektroniky FEKT VUT v Brně, Purkyňova 118, Brno E -mail: kolouch@feec.vutbr.cz Článek podává informaci o jednom z moderních způsobů vytváření konstrukcí v obvodech FPGA o implementaci procesorů v těchto obvodech. Jsou zde uvedeny výhody a nevýhody tohoto řešení ve srovnání s tradičním řešením spočívajícím v sestavení konstrukce na základě behaviorálního popisu nebo schématu. Jako příklad je podrobně uvedena charakteristika procesoru PicoBlaze firmy Xilinx a postup při implementaci jednoduché konstrukce. 1. Úvod Obvody PLD a FPGA představují spolu s procesory a mikrokontroléry perspektivní směr pro realizaci číslicových systémů. Mikrokontroléry, případně procesory (pro stručnost budou tyto součástky v dalším textu označovány jako procesory) se dnes používají pro nejrůznější aplikace, což je dáno jejich velkou univerzálností jejich chování je v širokých mezích možno definovat programem. Přesto však existují meze jejich použitelnosti, mezi které patří především jejich výkonnost (udávaná zpravidla jako počet instrukcí vykonaných za sekundu v jednotkách MIPS Million Instructions Per Second). Pro vykonání určitého algoritmu musí procesor provést určitý počet instrukcí, čímž je určena doba reakce systému s procesorem na vnější podnět. Počet potřebných instrukcí může být i pro jednoduché algoritmy značný. Naproti tomu při použití pevně zapojených obvodů může tato doba reakce být mnohem kratší. Pokud je potřebné výkonnost určitého typu procesoru zvýšit, je to možné provést připojováním dalších přídavných součástek například známých podpůrných integrovaných obvodů. Nezřídka může být účelné použít pro tyto účely programovatelné obvody typu PLD nebo FPGA. Rozvoj technologie výroby obvodů FPGA a soustavný pokles jejich ceny vedl v posledních letech k řešení spočívajícímu v implementaci procesorů přímo do obvodů FPGA (tzv. embedded design). Dnešní obvody FPGA v principu obsahují vše, co je potřebné pro vytvoření struktury procesoru. Zejména to jsou paměťové bloky, které mohou sloužit jako paměť ROM, tedy paměť programu procesoru, i jako paměť RAM ve funkci paměti dat, zásobníku a dalších paměťových struktur. Je tedy možné nakonfigurovat obvody FPGA tak, že obsahují tzv. procesorové jádro, tj. konstrukci představující část hradlového pole s konfigurací v souhlasu se zapojením procesoru včetně paměťových subsystémů pro paměť programu a dat. Jádro pak bývá doplněno dalšími logickými subsystémy vytvořenými z prvků obsažených v obvodu FPGA, na které můžeme pohlížet jako na přídavné součástky zvyšující výkonnost procesoru, nebo naopak můžeme procesor implementovaný v obvodu FPGA považovat za prostředek k vykonávání logických funkcí, které by jinak mohly běžným způsobem být realizovány univerzálními strukturními prvky obvodu FPGA nejčastěji na základě popisu jazykem HDL (obvykle behaviorálním stylem, schématem apod.). Jde v podstatě o podobné úvahy, jaké můžeme 23-1

2 činit o použití procesoru ve formě fyzické součástky na desce plošného spoje jako o náhradě jiných číslicových obvodů, pouze s tím rozdílem, že je vše realizováno v obvodu FPGA. Procesorové jádro bývá obvykle vytvořeno s podporou výrobce obvodů FPGA nebo i bez ní jako blok IP (Intellectual Property) a do obvodu FPGA je zpravidla vkládáno strukturálním stylem jako komponenta (nebo několik komponent) nebo ekvivalentním blokovým schématem. Existují také procesory vytvořené v obvodu FPGA jako hotové funkční bloky (hard processors), například procesory PowerPC v obvodech řady Virtex firmy Xilinx. K výhodám tohto řešení patří: Možnost nakonfigurovat procesor, jeho periferie a stykové obvody podle potřeby aplikace. Rozsáhlejší procesory, jako je procesorové jádro MicroBlaze (Xilinx) nebo skupina jader řady Nios (Altera) dovolují uživateli zvolit v návrhovém systému konfiguraci procesoru tak, aby odpovídala potřebám vyvíjené aplikace, a případně tuto konfiguraci v průběhu vývoje rozšiřovat nebo i zužovat a tak ji přizpůsobovat vyvíjejícím se požadavkům. U jednodušších jader (např. PicoBlaze), kde tato možnost není nebo je omezená, lze k jádru připojovat další bloky vytvořené běžným způsobem v obvodu FPGA (to je samozřejmě možné i u složitějších jader). V případě potřeby je možno vložit do obvodu FPGA více procesorů, které pak pracují paralelně. Zmenšení rizika nedostupnosti součástek použitých v konstrukci, které není zanedbatelné zejména u ne zcela běžných procesorů a dalších součástek. Pokud se pro vývoj použije některý z obvodů FPGA, které jsou blízko začátku svého života, je málo pravděpodobné, že by s jeho dostupností mohly být v blízké budoucnosti problémy. A nedostupnost procesorového jádra, s nímž jsme dříve pracovali, lze zcela vyloučit. K procesorovým jádrům jsou dostupné vývojové prostředky (obvykle poměrně komfortní pro komerční procesory, s určitým omezením to však platí i pro jádra volně dostupná, jako je procesor PicoBlaze). Pro větší procesory bývají k dispozici kompilátory pro rozšířené standardní jazyky (např. C), takže lze využívat široké nabídky existujících programů v těchto jazycích. Řešení sdružuje více dříve používaných součástek na jeden čip výhody takového kompaktního řešení jsou dobře známé. Možnost provádět upgrade výrobku zasláním nového konfiguračního souboru uživateli, podobně jako je to u některých procesorů. Ke složitějším typům procesorů, jako jsou procesory MicroBlaze nebo PowerPC implementované v obvodech FPGA firmy Xilinx, jsou vyvinuty návrhové prostředky odpovídající dosti rozsáhlým programovým blokům typu průvodce (Embedded Development Kit, EDK u zmíněné firmy). Tyto prostředky již nebývají dostupné zdarma, k jejich použití je nutno zakoupit příslušnou licenci. Kromě výše uvedených procesorových jader (MicroBlaze, PicoBlaze, Nios), která nabízejí přímo výrobci obvodů FPGA, existuje řada dalších podobných konstrukcí zčásti volně dostupných na internetu, zčásti prodávaných dalšími firmami. Mezi jinými jsou to ekvivalenty (někdy jen přibližné) známých typů procesorů (8051, PIC atd.). Před jejich použitím je však vhodné seznámit se s jejich podporou dalšími softwarovými prostředky (simulátory, kompilátory atd.) a uvážit, jaká se dá očekávat jejich další perspektiva. 23-2

3 Procesory představují přece jen značně složitou konstrukci a vychytat v nich všechny chyby a nedostatky není právě jednoduché. Místo usnadnění práce tak může použití ne zcela dobře propracovaného a vyzkoušeného typu procesorového jádra přinést spíš komplikace. Přejít na jiný typ procesoru zde však bývá obecně snadnější než podobný přechod u procesorů vyráběných jako samostatné součástky už proto, že to není spojeno s nutností změn konkrétních součástek, vyvinutých a případně již vyrobených plošných spojů a podobně. 2. Příklad procesorového jádra: procesor PicoBlaze Procesor PicoBlaze byl vyvinut pracovníky firmy Xilinx a může být implementován do obvodů FPGA této firmy. Jeho autor Ken Chapman je známý svými četnými publikacemi zveřejněnými na www stránkách firmy Xilinx. PicoBlaze je osmibitový harvardský procesor typu RISC. Všechny podklady k jeho použití včetně dokumentace [1], [2], zdrojových souborů a vývojových prostředků jsou volně dostupné na www stránkách firmy Xilinx. Zdrojové soubory procesoru jsou zpracovány pro použití v konstrukcích využívajících jazyky HDL (VHDL, Verilog), po vygenerování příslušného symbolu může být procesor vložen i do schématu vytvořeného v editoru schémat systému ISE (návrhový systém pro práci s obvody FPGA firmy Xilinx). Soubor instrukcí asembleru a další podrobnosti jsou popsány v literatuře [4]. Procesor PicoBlaze má několik variant podle typu cílového obvodu. Zde budeme uvažovat variantu pro obvod FPGA typu Spartan-3. Její blokové schéma je nakresleno na Obr. 1. Procesor zabere 96 řezů a jeden blok paměti RAM v obvodu Spartan-3 a jeho výkonnost je kolem 50 MIPS. Nevyžaduje připojení žádných dalších vnějších součástek k obvodu FPGA, v němž je implementován. V jednom obvodu FPGA může být implementováno více procesorových jader: do nejmenšího obvodu FPGA rodiny Spartan- 3, tj. XC3S50, se teoreticky vejde 8 jader PicoBlaze (i když z praktického hlediska by taková konstrukce zřejmě nebyla příliš účelná). Zdrojová jednotka popisující tuto variantu procesoru PicoBlaze je označena kcpsm3.vhd.obr. 1. Blokové schéma procesoru PicoBlaze, varianta pro FPGA typu Spartan-3 Obr. 1. Blokové schéma procesoru PicoBlaze, varianta pro FPGA typu Spartan-3 Co procesorové jádro PicoBlaze (verze pro FPGA typu Spartan-3 a Virtex-II) obsahuje: 23-3

4 paměť programu pro 1024 instrukcí; 16 rovnoprávných osmibitových registrů označených s0 až sf, které mohou všechny být použity jako střadač; aritmeticko-logickou jednotku ALU pro provádění operací obvyklých u jednoduchých procesorů s příznaky nuly a přenosu, které lze použít ke větvení programu; zápisníkovou paměť s rozsahem 64 byte; zásobník dovolující provádění podprogramů až do 31 úrovní; jednoduchý přerušovací systém s jedním programově maskovatelným přerušením; 256 osmibitových vstupů a tentýž počet osmibitových výstupů se vzorkovacími signály a s přímým nebo nepřímým adresováním; nulovací vstup (reset) k vyvolání definovaného počátečního stavu procesoru. Kdy je použití procesoru PicoBlaze vhodné? Pro posouzení, zda je použití tohoto procesoru vhodné, je zapotřebí zejména odhadnout požadovanou rychlost reakce a možnost propojení procesoru s okolními částmi obvodu FPGA (viz blokové schéma procesoru). Samozřejmě bude také důležité, jak snadné či obtížné bude sestavení programu pro procesor, nebo jeho získání z jiných zdrojů. Obecně lze říci, že procesor implementovaný do obvodu FPGA má podobné výhody a nevýhody, popř. omezení jako procesor realizovaný jako diskrétní součástka: k omezením patří skutečnost, že doba jeho reakce na vnější podnět je dána počtem instrukcí, které musí procesor vykonat, a dobou trvání instrukčního cyklu, a je tedy obvykle větší, než doba reakce obvodového řešení. Na druhé straně je programování procesoru, popř. získání programu často snadnější a rychlejší než vývoj obvodové struktury se stejnou funkcí. Snadnější bývají pak také modifikace programu při potřebě upravit jeho funkci. Použití procesoru bývá tedy nejvhodnější pro realizaci algoritmických úloh, u nichž není kritické časové hledisko. Řešení s procesorem tak bývá vhodné mimo jiné pro řízení různých procesů jako náhrada jednoúčelových stavových automatů střední nebo vyšší složitosti. Tomu odpovídá také druhá část PSM označení procesoru PicoBlaze, tj. KCPSM: Programmable State Machine (první dvě písmena údajně znamenají, že procesor je kódován konstantami, jiné vysvětlení je pokládá za iniciály jména jeho tvůrce Kena Chapmana). Jak se při implementaci postupuje: Pokud usoudíme, že je vhodné procesor použít, je nutné sestavit nebo získat program pro procesor. Jeho kompilací se vytvoří komponenta paměti programu. Ta spolu s komponentou procesoru (kcpsm3) bude tvořit procesorové jádro. Dále je potřebné vytvořit v návrhovém systému (budeme uvažovat systém ISE firmy Xilinx) propojení procesorového jádra a ostatních subsystémů, které budou implementovány do obvodu FPGA. Popis propojení může mít grafickou formu (schéma), nebo formu textovou zápis v některém z jazyků HDL (Hardware Description Language, jako jsou jazyky VHDL nebo Verilog). Práce se schématem je snadná a intuitivní, pokud rozsah schématu není příliš velký. Větší konstrukce je obvykle vhodné hierarchicky rozdělit na menší části, pokud to jejich povaha dovoluje. Z dílčích bloků konstrukce, které mohou být popsány formou textovou (jazyk HDL) nebo grafickou (schéma, stavový diagram), se v návrhovém systému vytvoří komponenty (textová forma) nebo symbolické značky (grafická forma), které je možno vložit do jednotky vyšší hierarchické úrovně. 23-4

5 Nejvyšší hierarchickou úroveň představuje vrcholová jednotka konstrukce. Uvedené rozčlenění hierarchické struktury platí ovšem obecně, ne jen pro konstrukce s procesorem. Které programové nástroje potřebujeme k práci s procesorem PicoBlaze: Procesor se implementuje do obvodů FPGA firmy Xilinx, potřebujeme tedy návrhový systém pro práci s těmito obvody. Uvedená firma nabízí návrhový systém ISE (Integrated Software Environment), jehož bezplatnou verzi WebPACK můžeme stáhnout z www stránek této firmy. V současnosti je pro implementaci konstrukcí menší a střední velikosti vhodná některá z verzí obvodu Spartan-3. Ty jsou WebPACKem podporovány. Podobně jako při jiných pracích s obvody FPGA je pro ladění jednotek, s nimiž procesor spolupracuje, potřebný simulátor, například ModelSim nebo Simili (bezplatné verze vhodné pro malé konstrukce jsou opět bezplatně dostupné na www). Pro kompilaci programu, tedy vytvoření komponenty paměti programu procesoru, můžeme použít buď programové prostředky původně vytvořené pracovníky firmy Xilinx (Ken Chapman) nebo prostředky, které vyvinuly další firmy. Mezi nimi je zvláště zdařilý vývojový nástroj nazvaný pblazide firmy Mediatronix, který je zdarma dostupný na www stránkách této firmy [4]. Budeme dále předpokládat použití tohoto nástroje. Program pblazide.exe není třeba instalovat, stačí jej pouze nakopírovat do vhodného adresáře. Technické vybavení potřebné pro práci: Tak jako při práci s běžnými procesory je potřebné mít nějakou platformu, do níž budeme konstrukci implementovat. V uživatelských aplikacích je touto platformou deska plošných spojů, kterou si uživatel zpravidla sám navrhuje a vyrábí, s osazeným obvodem FPGA, do něhož se procesor implementuje. Pro účely seznámení s procesorem PicoBlaze nebo pro dílčí vývojové práce můžeme použít vývojové desky, které prodává řada firem zastupujících obchodně firmu Xilinx nebo s ní spolupracujících (lze snadno najít na internetu). K jednoduchým vývojovým deskám patří například Spartan-3 Starter Kit firmy Digilent, jejíž cena je kolem 150 USD (je potřebné počítat ještě s určitou marží, kterou si účtují prodejci), nebo podobné desky s dalšími obvody FPGA. Při příležitosti různých akcí bývají tyto desky dostupné i za nižší cenu. Vývojová deska Spartan-3 Starter Kit obsahuje mimo jiné osm přepínačů a čtyři tlačítka pro zadávání vstupních dat, čtyřmístný multiplexně řízený sedmisegmentový displej LED, generátor hodinového signálu s kmitočtem 50 MHz a stykový obvod pro linku RS-232. K programování obvodu FPGA potřebujeme programovací kabel, který se připojuje k počítači. Komfortním nástrojem pro tento účel jsou různé kabely určené pro připojení k rozhraní USB, jejichž ceny bývají rovněž kolem 150 USD. Levnější jsou kabely připojované k bráně LPT nebo COM, na internetu jsou také návody pro stavbu programovacích kabelů svépomocí. Podobný kabel i s napájecím zdrojem je již přímo součástí výše uvedeného Starter Kitu, nelze jej však použít pro programování uživatelských desek s jinou hodnotou napájecího napětí programovacího rozhraní než 3,3 V (výrobce jej doporučuje pouze k programování kitu). Implementační šablona a šablona procesorového jádra: 23-5

6 Deska plošného spoje (platforma) obsahuje obvykle kromě obvodu FPGA další obvody, které s obvodem FPGA spolupracují ve vývojových deskách to bývají typicky přepínače a další prostředky pro vytváření vstupních signálů, displeje LED či zobrazovače LCD pro vizualizaci výstupů a případně řada dalších periferních obvodů, podle vybavení příslušné vývojové desky. K některým z nich, jako například k multiplexním displejům LED, je nutné vytvořit obslužné bloky, jejichž číslicovou část je třeba implementovat do obvodu FPGA. Máme-li k dispozici určitou platformu, je jí určena také potřebná struktura a funkce těchto obslužných bloků. Bývá pak účelné vytvořit z nich šablonu, do níž se pak vkládá (nejlépe formou komponenty) vnitřní obvodová struktura, která představuje vlastní zkoušenou konstrukci. Při vytváření různých konstrukcí ve vývojové desce nebo při vývoji a postupných úpravách vnitřní obvodové struktury FPGA v uživatelské aplikaci pak bývá tato implementační šablona relativně stálá. Popis šablony v systému ISE zpravidla obsahuje: vrcholovou jednotku (zapsanou v textovém tvaru v některém z jazyků HDL nebo ve formě schématu, případně i v jiném formátu); soubor ucf (user constraints file) definující přiřazení signálů vývodům FPGA, I/O standardy (nejčastěji LVTTL, LVCMOS a podobné) pro jednotlivé vývody, časové požadavky (požadovaný kmitočet hodinového signálu a další); případné další soubory definující funkci dílčích bloků obsažených v šabloně. Výrobci vývojových desek často dodávají implementační šablony ke svým deskám, nebo k nim dodávají testovací konstrukce, z nichž si uživatel může šablonu sestavit vypuštěním přebytečných bloků nebo jejich nahrazením jednoduchými bloky, které mohou například představovat přímé přiřazení vstupních signálů výstupním signálům, pokud to obvody připojené k FPGA na platformě dovolují (například u multiplexně řízených displejů LED by výpadek skenování mohl vést k přetížení části displeje). Analogií tohoto přístupu je vytvoření šablony procesorového jádra, u procesoru PicoBlaze složeného v nejjednodušším případě z komponenty vlastního procesoru a komponenty paměti programu. V souhlasu s Obr. 1 bude pak šablona procesorového jádra obsahovat jednu vstupní a jednu výstupní bránu, obě osmibitové. Sestava šablony se pak popíše textem (jazykem HDL ve strukturálním stylu) nebo schématem a do konstrukce se vkládá jako komponenta. Obvykle se k výstupní bráně připojuje ještě registr, viz [2]. Má-li být bran více, je třeba k této sestavě přidat vstupní multiplexory, další výstupní registry a dekódovací logiku, a v případě potřeby ještě další obvody (pipelining a podobně). Tyto přídavné obvody můžeme zahrnout do šablony procesorového jádra, nebo je můžeme pokládat za obvody připojené k šabloně jádra v dalším výkladu budeme předpokládat tuto druhou interpretaci. 3. Vývoj aplikací procesoru PicoBlaze postup pro pblazide Vývoj má dvě větve: sestavení obvodového uspořádání určeného k implementaci do cílového obvodu FPGA, které zahrnuje procesorové jádro s dalšími spolupracujícími obvody, a vytvoření programu procesoru. Máme-li vytvořenu šablonu procesorového jádra, jsou tyto větve vzájemně nezávislé, pokud je použitá šablona postačující, tj. pokud se při vývoji neobjeví požadavky, které se stávající šablonou nelze splnit. Jinými slovy, program můžeme upravovat, aniž to bude nezbytně znamenat nutnost změny obvodového uspořádání. Při výše zvoleném přístupu, kdy je šablona procesorového jádra složena jen z 23-6

7 uvedených dvou komponent (z procesoru a paměti programu), bude tato šablona postačující, pokud výkonnost a vybavení procesoru PicoBlaze stačí pro danou úlohu. Kdyby například byl pro vyřešení úlohy nezbytný výkonnější systém přerušení, který by nebylo možno vytvořit přídavnými obvody, ale který by vyžadoval zásah do struktury procesoru, museli bychom patrně použít jiný typ procesoru. Sestavení obvodového uspořádání: Budeme dále předpokládat, že máme k dispozici jako platformu výše zmíněný Spartan-3 Starter Kit s příslušnou implementační šablonou. Pro implementaci procesoru PicoBlaze budeme kromě této šablony potřebovat následující soubory: kcpsm3.vhd soubor s entitou procesoru, viz kcpsm3.zip, což lze stáhnout z www stránky: soubor s entitou paměti programu vytvoří se kompilací souboru *.psm (program pro procesor) v prostředí pblazide; šablonu procesorového jádra, která bude zahrnovat obě tyto entity jako komponenty, a bude pak vložena do konstrukce. K této šabloně pak mohou být připojeny další obvody vstupní multiplexory, výstupní registry a podobně, pomocí kterých bude procesorové jádro komunikovat se svým okolím. Šablona procesorového jádra může být popsána jazykem HDL strukturálním stylem. Názornější je však popis schématem, který použijeme zde (Obr. 2). Obr. 2. Šablona procesorového jádra komponenta MPU Schéma z Obr. 2 obsahuje komponentu procesoru kcpsm3 a komponentu paměti programu ProgMem. Schematická forma (symbol) komponenty procesoru se vytvoří ze souboru kcpsm3.vhd v systému ISE běžným postupem pro vytvoření schematického symbolu ze zdrojového souboru. Vytvoření symbolu paměti programu však již není tak jednoduché (aspoň ne ve verzích ISE 8 a starších), protože soubor popisující komponentu paměti programu vytvořený v prostředí pblazide obsahuje jazykové konstrukty, které generátor symbolů v systému ISE není schopen správně zpracovat. Musíme tedy vytvořit komponentu paměti oklikou. Následující postup byl vyzkoušen pro verzi ISE 8.2. Nejprve v prostředí pblazide vygenerujeme komponentu paměti programu. K tomu můžeme použít jakýkoliv syntakticky správný úsek programu pro procesor, jen když bude obsahovat příkaz pro označení entity paměti programu, s níž budeme dále pracovat (při generování komponenty z Obr. 2 bylo toto označení ProgMem). Využijeme pak skutečnosti, že u komponent ve schématech můžeme měnit (upravovat) soubory *.vhd, máme-li k nim již symbol vytvořený. U souboru pro paměť programu vygenerovaného v 23-7

8 prostředí pblazide nyní odstraníme (přeměníme na komentář) části, které generátor symbolů není schopen správně zpracovat, z takto upraveného popisu paměti programu vytvoříme symbol a pak se opět vrátíme k původnímu souboru. V popisu komponenty paměti tedy zakomentujeme slohu (package) zvanou constants i odkaz na ni (use constants.all;) a v deklaraci entity paměti programu nahradíme parametr ADDRSIZE hodnotou 10 a INSTSIZE hodnotou 18 (to jsou číselné hodnoty těchto parametrů pro cílový obvod Spartan-3). Takto upravený soubor je již možno zpracovat generátorem symbolů (hlášení chyb ignorujeme). Někdy se stává, že se symbol vytvoří (v adresáři projektu se objeví soubor popisující symbol, zde ProgMem.sym), ale není zobrazen v nabídce symbolů. Obvykle pomůže zavření a opětné otevření okna schématu. Pro další práci opět odkomentujeme slohu constants i odkaz na ni a obnovíme definici šířky vektorů v deklaraci entity (parametry ADDRSIZE, INSTSIZE). Nyní již můžeme vytvořit schéma šablony (Obr. 2), které označíme jako jednotku MPU.sch, a z ní komponentu (schematický symbol, budeme-li jej vkládat do schématu vyšší úrovně), kterou budeme v další práci používat. Úpravy programu procesoru můžeme nyní provádět beze změny šablony, pokud nezměníme název entity paměti programu. Po vytvoření komponenty MPU můžeme dokončit první větev vývoje návrh obvodového uspořádání včetně vložení procesorového jádra, a tento návrh vložit do implementační šablony. Tím je obvodové uspořádání sestaveno. Poznámka: Komponenta MPU odpovídá souboru PicoTest.vhd ze souborů firmy Mediatronix, který obsahuje entitu MPU. V této entitě je procesor (komponenta kcpsm3) propojen strukturálním popisem s pamětí programu, jejíž název je určen direktivou VHDL v souboru *.psm. Paměť programu v tomto schématu má vstup hodinového signálu, což odpovídá skutečnosti, že bloková paměť obsažená v obvodech FPGA, kterou je paměť programu realizována, je synchronní obsahuje výstupní registr, do něhož se data zapisují tímto signálem. Sestavení programu pro procesor: Program pro procesor můžeme sestavit na základě příruček, například [2]. Je také možno inspirovat se vypracovanými programy, které jsou dostupné např. na internetu. Příklad sestavení jednoduchého programu je uveden v dalším odstavci. 4. Příklad konstrukce s použitím jádra PicoBlaze Jako ilustraci použití jádra zde uvedeme část konstrukce přídavného obvodu k počítači PC, která vykonává nějaké zpracování dat posílaných počítačem po sériové lince a odesílá je pak touto linkou zpět. Jádro PicoBlaze bude použito k tomuto zpracování a k vytvoření UARTu, který bude zajišťovat komunikaci mezi počítačem a procesorem. Pro jednoduchost bude zmíněné zpracování dat představovat v našem příkladu vytvoření součtu dvou dekadických čísel zapsaných v osmibitovém kódu BCD. Sčítačku se stejnou funkcí by samozřejmě bylo možno vytvořit v obvodu FPGA bez použití procesoru mnohem jednodušším způsobem. Pokud však je procesor v obvodu vhodné vytvořit pro další aplikace, může být výhodné jej použít i pro tento účel nespotřebují se přitom žádné další strukturní prvky obvodu FPGA kromě části paměti programu. Použití procesoru pro implementaci UARTu a podobných bloků může být výhodné z i toho důvodu, že sestavení programu je často pro mnoho konstruktérů snadnější a rychlejší než 23-8

9 vytvoření těchto konstrukcí ze základních strukturních prvků FPGA (zapsání jeho popisu v jazyku HDL), nebo tehdy, je-li již hotový program nebo aspoň vhodný algoritmus k dispozici (různé programy jsou dostupné na www). Je také výhodné, že přidávání dalších funkcí k bloku jako je UART realizovaný procesorem je vcelku snadné a přehledné, a totéž často v ještě větší míře platí i pro úpravy těchto funkcí. Budeme stále předpokládat implementaci do Spartan-3 Starter Kitu firmy Digilent První část konstrukce: sečtení dvou čísel v kódu BCD v procesoru PicoBlaze Funkce sčítačky: Procesor zpracovává dekadická čísla v rozsahu Oba operandy jsou uloženy v registrech procesoru. Stlačením tlačítka BTN1 na desce kitu se na displeji desky zobrazí první sčítanec, stlačením BTN0 druhý sčítanec. Při zobrazeném sčítanci (první či druhý) se do něj zapíše údaj ze spínačů stlačením BTN2. Není-li stlačeno žádné tlačítko, zobrazuje se výsledek operace součet (s rozsahem 0 198). Počáteční hodnota sčítanců (po připojení napájecího napětí) je určena programem procesoru. Popis programu pro součet dvou dvoumístných čísel v kódu BCD: Sčítání procesor provádí v binární soustavě, pro získání součtu čísel v kódu BCD je pak nutno výsledek sčítání korigovat (analogie instrukce DA A u běžných procesorů, jako je např. 8051). Pro správnou funkci programu je nezbytné, aby vstupní čísla měla rozsah odpovídající kódu BCD, tj. obě číslice každého sčítance musí být v rozsahu 0 až 9. V programu pro procesor PicoBlaze (AddBCD.psm) se nejprve testuje součet nižších čtveřic bitů (jednotky). Je-li výsledek součtu větší než 9, musí se pro nižší čtveřici bitů provést dekadická korekce tím, že se při následujícím vlastním sčítání přičte k jednotkám číslo 6. Tím bude na pozici jednotek ve výsledku vždy číslice v rozsahu 0 až 9 představující součet jednotek v kódu BCD. Po tomto testu se provede vlastní sčítání včetně případného přičtení čísla 6 pro korekci jednotek. Dále se musí podobně korigovat součet vyšší čtveřice bitů (desítek): jeli na pozici desítek ve výsledku číslice A až F (hexadecimálně) nebo vznikl-li přenos, znamená to, že k výsledku je nutno přičíst 60 (zapsáno opět hexadecimálně). Tím je korekce skončena. Algoritmus, který má procesor vykonávat, je nutné zapsat formou programu. Zde budeme pracovat s asemblerovským jazykem v syntaxi firmy Mediatronix [2]. Všechny programové nástroje, které budeme používat, jsou bezplatně dostupné na internetu. ; soucet 8bitovych cisel v kodu BCD, MEDIATRONIX syntax ; vstup: s2,s3 ; vystup: s1,s0 ; Sum0 EQU s0 Sum1 EQU s1 Op1 EQU s2 Op2 EQU s3 TlIn EQU s6 Dig10Rg EQU se Dig32Rg EQU sf 23-9

10 VHDL "ROM_blank.vhd", "PicoAddBCD.vhd", "AddBCD" PSwIn DSIN $80 ; spinace PTlIn DSIN $40 ; tlacitka POut0 DSOUT $01 POut1 DSOUT $02 LOAD Op1, 2 ; pocatecni hodnota LOAD Op2, 9 LOAD Dig32Rg, 0 LOAD Dig10Rg, 0 start: IN TlIn, PTlIn ; sejmuti tlacitek TEST TlIn, 3 ; test BTN0 a BTN1 JUMP Z, vypocet ; kdyz zadne neni stlacene LOAD Dig32Rg, 0 ; jinak nuluj stovky a tisice start0: TEST TlIn, 1 ; test BTN0 JUMP Z, start1 ; kdyz nestlaceno LOAD Dig10Rg, Op2 ; jinak zobraz Op2 start1: TEST TlIn, 2 ; test BTN1 JUMP Z, start2 ; kdyz nestlaceno LOAD Dig10Rg, Op1 ; jinak zobraz Op1 start2: TEST TlIn, 4 ; test BTN2 JUMP Z, eee ; kdyz nestlaceno TEST TlIn, 1 ; test BTN0 JUMP Z, start3 ; kdyz nestlaceno IN Op2, PSwIn ; jinak cti Op2 LOAD Dig10Rg, Op2 ; a zobraz start3: TEST TlIn, 2 ; test BTN1 JUMP Z, eee ; kdyz nestlaceno IN Op1, PSwIn ; jinak cti Op1 LOAD Dig10Rg, Op1 ; a zobraz JUMP eee vypocet: LOAD Sum1, Op1 AND Sum1, $0F LOAD Sum0, Op2 AND Sum0, $0F ADD Sum1, Sum0 LOAD Sum0, 0 COMP Sum1, $0A ; test souctu spodnich nibblu JUMP C, add1 LOAD Sum0, 6 ; je-li >9,bude se ; pricitat 6 k dolnimu nibblu add1: ADD Sum0, Op1 ADD Sum0, Op2 ; v Sum0 je vytvoren soucet nizsich nibblu v kodu BCD, ; vyssi jsou zatim secteny v binarnim kodu, nasleduje dek. korekce: ; je-li prenos nebo je-li horni nibble souctu >9, je nutno pricist $60 LOAD Sum1, 0 JUMP C, add5 ; je-li prenos COMP Sum0, $A0 JUMP NC, add2 ; je-li horni nibble Sum0 > 9 JUMP ee add2: ADD Sum0, $60 ADDC Sum1, 0 JUMP ee add5: ADDC Sum1, 0 ADD Sum0, $60 ee: LOAD Dig10Rg, Sum0 ; zobraz soucet LOAD Dig32Rg, Sum

11 eee: OUT Dig10Rg, POut0 OUT Dig32Rg, POut1 JUMP start Program začíná rozmístěním proměnných v registrech procesoru (příkazy EQU). Následující příkaz VHDL specifikuje šablonu pro vytvoření souboru VHDL popisujícího obsah paměti programu procesoru, který bude vytvořen při kompilaci (ROM_blank.vhd, lze stáhnout z internetu), dále název souboru vytvářeného při kompilaci (PicoAddBCD.vhd) a označení entity v tomto souboru (AddBCD). Poslední dva názvy zvolíme nejlépe tak, aby odpovídaly funkci programu. Příkazy DSIN a DSOUT definují vstupní a výstupní signály. Parametrem je hodnota adresy, která se objeví na výstupu PORT_ID (MPU_PORT) viz Obr. 3 v průběhu vstupní či výstupní operace. Po dekódování se adresní signály mohou použít jako signály výběru, odkud se vstupní hodnota čte či kam se výstupní hodnota zapisuje. V našem případě se při čtení určuje bitem Sel(7), zda se čte hodnota z přepínačů nebo z tlačítek (vstupní signály Sw, Btn). Při zápisu určují bity Sel(0) a Sel(1) po dekódování v bloku BcdSel pozici na displeji, kde bude příslušná hodnota z výstupu OUT_PORT zobrazena. Symbol $ v příkazech DSIN a DSOUT značí, že konstanta za ním je zapsána v hexadecimální soustavě. Funkce zbývající části programu odpovídá výše uvedenému algoritmu pro dekadické sčítání a je možno ji vysledovat z komentářů k jednotlivým instrukcím. Funkce instrukce TEST: Při jejím provedení se provede bitový součin obou operandů, tj. součin všech stejnolehlých bitů. Jsou-li všechny tyto dílčí součiny nulové, nastaví se příznak ZERO, jinak se nuluje. Je-li v druhém operandu konstanta, u níž je jen jeden bit jedničkový, dává tím výsledek informaci o tom, jestli je odpovídající bit prvního operandu jedničkový nebo nulový. Instrukce TEST ovlivňuje také příznak CARRY, což v našem programu není využito, popis viz [2]. Žádný další účinek tato instrukce nemá. Funkce instrukce COMP (compare): Tato instrukce ovlivňuje rovněž jen příznaky ZERO a CARRY. Příznak ZERO je nastaven, jsou-li oba operandy stejné, jinak je nulován. Příznak CARRY je nastaven, je-li první operand menší než druhý, jinak je nulován. Žádný další účinek tato instrukce nemá. Význam ostatních instrukcí je zřejmý z jejich zápisu. Obr. 3. Sčítačka v kódu BCD schéma vrcholové jednotky Na Obr. 3 je schéma vrcholové jednotky. Ta je vytvořena z implementační šablony Spartan-3 Starter Kitu vložením bloku MPU ve funkci sčítačky. Blok InMux je vstupní multiplexor, kterým se do procesoru přivádějí vstupní signály z přepínačů Sw nebo tlačítek Btn ve shodě s adresovým signálem Sel. Výběrový blok BcdSel má na svém 23-11

12 výstupu čtyři čtveřice bitů Bcd, které představují číslice zobrazované blokem DspDriv (řadič displeje) na displeji kitu. Generátor skenovacích taktů Timing vytváří ze systémového hodinového signálu clk50 s kmitočtem 50 MHz vzorkovací signál s kmitočtem přibližně 1 khz, který určuje přepínání výstupů budiče displeje. Popis těchto bloků v jazyku VHDL následuje. Vstupní multiplexor: ENTITY InMux IS PORT(In1: IN std_logic_vector (7 DOWNTO 0); In0: IN std_logic_vector (3 DOWNTO 0); Sel: IN std_logic; MxOut: OUT std_logic_vector (7 DOWNTO 0)); END InMux; ARCHITECTURE Behavioral OF InMux IS BEGIN MxOut <= In1 WHEN Sel = '1' ELSE ("0000" & In0); END Behavioral; Výběrový blok: ENTITY BcdSel IS PORT(DBin: IN std_logic_vector (7 downto 0); Bcd: OUT std_logic_vector (15 downto 0); SelHi,SelLo: IN std_logic; write,clk: IN std_logic; END BcdSel; ARCHITECTURE Behavioral OF BcdSel IS BEGIN PROCESS(clk) BEGIN IF clk'event AND clk = '1' THEN IF write = '1' THEN IF (SelLo = '1') THEN Bcd( 7 DOWNTO 0) <= DBin; IF (SelHi = '1') THEN Bcd(15 DOWNTO 8) <= DBin; END PROCESS; END Behavioral; Generátor skenovacích taktů: ENTITY Timing IS PORT(Clk: IN std_logic; KHzEn: OUT std_logic; SecEn: OUT std_logic); END Timing; ARCHITECTURE Behavioral OF Timing IS SIGNAL mhertz_count,khertz_count: std_logic_vector(9 DOWNTO 0); SIGNAL mhertz_en,khertz_en: std_logic; BEGIN -- generates a 1 MHz signal from a 50 MHz signal - mhertz_en PROCESS (clk) BEGIN IF clk'event AND clk = '1' THEN mhertz_count <= mhertz_count + 1; IF mhertz_count = "110010" THEN mhertz_en <= '1'; mhertz_count <= (OTHERS => '0'); ELSE 23-12

13 mhertz_en <= '0'; END PROCESS; -- generates a 1 khz signal from a 1MHz signal - khertz_en PROCESS (clk) BEGIN IF clk'event AND clk = '1' THEN IF mhertz_en = '1' THEN khertz_count <= khertz_count + 1; IF khertz_count = " " THEN khertz_en <= '1'; khertz_count <= (OTHERS => '0'); ELSE khertz_en <= '0'; ELSE khertz_en <= '0'; END PROCESS; KHzEn <= khertz_en; END Behavioral; Řadič displeje: ENTITY DspDriv IS PORT(clk50: IN std_logic; khertz_en: IN std_logic; bcdint: IN std_logic_vector(15 DOWNTO 0); dp3,dp2,dp1,dp0: IN std_logic; digit: OUT std_logic_vector(3 DOWNTO 0); seg: OUT std_logic_vector(7 DOWNTO 0)); END DspDriv; ARCHITECTURE Behavioral OF DspDriv IS SIGNAL cd: std_logic_vector(1 DOWNTO 0); SIGNAL curr: std_logic_vector(3 DOWNTO 0); SIGNAL dp: std_logic; BEGIN PROCESS (clk50) BEGIN IF clk50'event AND clk50 = '1' THEN IF khertz_en = '1' THEN cd(1 DOWNTO 0) <= cd(1 DOWNTO 0) + 1; CASE cd(1 DOWNTO 0) IS -- curr je soucasne zobrazena cifra, digit je jeji pozice na displeji WHEN "00" => curr <= bcdint(3 DOWNTO 0); digit <="1110"; dp <= dp0; WHEN "01" => curr <= bcdint(7 DOWNTO 4); digit <="1101"; dp <= dp1; WHEN "10" => curr <= bcdint(11 DOWNTO 8);digit <="1011"; dp <= dp2; WHEN OTHERS=>curr <= bcdint(15 DOWNTO 12);digit<="0111"; dp <= dp3; END CASE ; CASE curr IS WHEN "0000" => seg <= " " & dp; -- 0 WHEN "0001" => seg <= " " & dp; -- 1 WHEN "0010" => seg <= " " & dp; -- 2 WHEN "0011" => seg <= " " & dp; -- 3 WHEN "0100" => seg <= " " & dp; -- 4 WHEN "0101" => seg <= " " & dp;

14 WHEN "0110" => seg <= " " & dp; -- 6 WHEN "0111" => seg <= " " & dp; -- 7 WHEN "1000" => seg <= " " & dp; -- 8 WHEN OTHERS => seg <= " " & dp; -- 9 END CASE; END PROCESS; END Behavioral; 4.2. Druhá část konstrukce: vysílač UART pro připojení k PC přes rozhraní RS-232 Funkce: Po stlačení tlačítka BTN3 se vyšle z kitu rozhraním RS-232 (sériová linka) řetězec znaků, který se zobrazí na monitoru počítače (připojeného např. k COM1) v programu HyperTerminal. UART bude naprogramován do procesoru PicoBlaze současně se sčítačkou z první části konstrukce. Na desce Spartan-3 Starter Kit je pro přenos do PC použit obvod interface sběrnice RS-232 typu MAX3232. Řešení: Program procesoru bude sestaven pro přenosovou rychlost 9600 Bd. V klidovém stavu má být na výstupu obvodu FPGA, na nějž navazuje sběrnice RS-232, napětí s úrovní H. Vysílání každého znaku začíná start bitem (L), pak následuje 8 datových bitů (LSB první) a končí se stop bitem (H). Trvání každého bitu na lince musí odpovídat přenosové rychlosti. HyperTerminal zobrazuje obvyklým způsobem znaky v rozsahu kódu 20 až 7E. Nový řádek se vytvoří po vyslání znaků CR, LF (hex kód: 13, 10). Kromě sestavení vlastního programu je samozřejmě nutné na jeho začátku definovat instrukcí EQU registr pro výstupní signál procesoru (nazvěme ho např. UARTout) a instrukcí DSOUT adresu, kam se výstupní signál zapisuje (hodnota této adresy bude během výstupu na bráně procesoru MPU_PORT, označení adresy může být např. PUART). Algoritmus programu: 1. Sejmutí tlačítek a test na stlačení BTN3; není-li stlačené, pokračuje se programem pro sčítačku. Aby při odskakování kontaktů nedošlo k vícenásobnému vyslání znaku, bude po zjištění změny stavu tlačítka zařazena časová prodleva (cca 5 ms), během níž odskakování dozní. Pro odměření prodlevy je vhodné sestavit podprogram. 2. Vytvoření kódu znaku ve vysílacím registru (UARTout). 3. Vyslání obsahu vysílacího registru je vhodné vytvořit pro ně podprogram (SendByte). Postupně se vysílá start bit, 8 datových bitů a stop bit. Opět je vhodné vytvořit podprogram pro odměření doby trvání bitů. 4. Test na to, zda byly vyslány všechny požadované znaky; pokud ne, pokračuje se bodem Po ukončení se program vrátí na bod 1. Program pro vysílač UART, který po stlačení tlačítka PB3 vyšle posloupnost : TlIn EQU s6 ; UART + scit TmpReg EQU sa ; pro UART TmpRg1 EQU sb ; pro UART 23-14

15 UARTcnt EQU sc ; pocitadlo vyslanych bitu UARTout EQU sd ; vysilaci registr UART Dig10Rg EQU se Dig32Rg EQU sf VHDL "ROM_blank.vhd", "PicoAddUART.vhd", "AddUART" PSwIn DSIN $80 ; spinace PTlIn DSIN $40 ; tlacitka POut0 DSOUT $01 POut1 DSOUT $02 PUart DSOUT $04 ; UART port LOAD Op1, 2 ; pocatecni hodnota LOAD Op2, 9 LOAD Dig32Rg, 0 LOAD Dig10Rg, 0 start: IN TlIn, PTlIn ; sejmuti tlacitek TEST TlIn, 8 ; test PB3 JUMP Z, scitani ; kdyz neni stlacene ; kdyz je stlacene PB3 - UART vysle posloupnost CR LF LOAD UARTout, $2F ; ASCII znak / (nasleduje 0) Dalsi: ADD UARTout, 1 ; dalsi vysilana slabika CALL SendByte ; vysli slabiku TEST UARTout, 8 ; test jednickoveho bitu UARTout(3) JUMP Z, Dalsi ; kdyz je nulovy - vysilej dal ; posloupnost je vyslana, vyslani CR LF LOAD UARTout, 13 ; ASCII CR CALL SendByte LOAD UARTout, 10 ; ASCII LF CALL SendByte CALL delay5ms ; debounce HIGH - zakmity jsou do 3 ms PB3dwn: IN TlIn, PTlIn ; sejmuti tlacitek TEST TlIn, 8 ; test PB3 JUMP NZ, PB3dwn ; cekej az bude uvolnene CALL delay5ms ; debounce LOW scitani:... Dále se pokračuje programem pro sčítačku (je nutno doplnit včetně deklarací). Podprogramy pro UART: ; Subrutiny zpozdeni delay: LOAD TmpRg1, 6 ; cca 5x cyklu LOAD TmpReg, 23 ; celkem cca 104 us d1: SUB TmpReg, 1 JUMP NZ, d1 SUB TmpRg1, 1 JUMP NZ, d1 RET delay5ms: LOAD TmpRg1, 0 ; cca 256x512 cyklu LOAD TmpReg, 0 ; celkem cca 5243 us d15: SUB TmpReg, 1 JUMP NZ, d15 SUB TmpRg1, 1 JUMP NZ, d15 RET ; Subrutina vysilani slabiky z registru UARTout, jeho obsah zustava nezmenen SendByte: LOAD TmpReg, 0 ; start bit (nulovy) OUT TmpReg, PUart ; vyslani 23-15

16 LOAD UARTcnt, 9 ByteCyc: CALL delay ; doba jednoho bitu OUT UARTout, PUart ; vyslani dalsiho bitu RR UARTout ; priprava dalsiho bitu SUB UARTcnt, 1 JUMP NZ, ByteCyc ; kdyz neni slabika vyslana RL UARTout LOAD TmpReg, 1 OUT TmpReg, PUart ; vysli stop bit CALL delay ; doba jednoho bitu RET Poznámka k odměřování časových intervalů: Není nezbytné, aby doba bitových intervalů byla dodržena s velkou přesností, stačí, když se během vysílání 10 bitů odpovídajících každému znaku neposunou okamžiky vzorkování mimo příslušný bitový interval. Teoreticky by mohla stačit přesnost 5 % (půl bitového intervalu během 10 bitů). Pro získání dostatečné rezervy bude vhodnější požadovat přesnost 2 % (i to je poměrně mírný a snadno splnitelný požadavek). Zpoždění bude vhodné vytvořit smyčkou, která bude zahrnovat dostatečný počet instrukcí. Každá instrukce u procesoru PicoBlaze se vykoná během 2 hodinových taktů, generátor hodinového signálu na desce má kmitočet 50 MHz. Pro přenosovou rychlost 9600 Bd je doba trvání 1 bitu 104,167 us s takovým odstupem musí PicoBlaze dávat na výstup jednotlivé bity. Provedení jedné instrukce při hodinovém kmitočtu 50 MHz trvá 40 ns (2 periody hodin), takže mezi změnami na výstupu pro UART musí proběhnout 104,167/0,04 = 2604 instrukčních cyklů. Schéma z Obr. 3 je ještě potřebné doplnit výstupním registrem pro vysílaný signál. Můžeme použít například registr OFDXI je to klopný obvod s jedničkovým počátečním stavem, což zajistí správnou klidovou hodnotu na výstupu vysílače po připojení napájecího napětí viz [1]. K jeho výstupu se přikreslí port TxD výstupní port vysílače, připojený ke vstupu obvodu MAX3232 na vývojové desce Možnosti pro další pokračování Pokud čtenář dočetl text až sem, nebude pro něj jistě velkým problémem pokračovat v dalším doplňování a modifikaci bloků. Například procesor může být doplněn o přijímač UARTu, který bude přijímat vstupní údaje z počítače, zpracovávat je a vysílat zpět do počítače místo řetězce znaků daného programem. UART může být doplněn o různé kontrolní funkce a o funkce zajišťující lepší odolnost proti rušivým signálům atd. Je celá řada možností dalších vylepšení, pro něž se můžeme inspirovat například u UARTů, které jsou součástí různých komerčních procesorů. Tyto úpravy je možno provést doplňováním programu procesoru PicoBlaze až do vyčerpání paměti programu o rozsahu 1024 instrukcí, přičemž výše uvedený program pro vysílač UARTu i se sčítačkou zabere z tohoto rozsahu necelou desetinu. K úpravám programu není nezbytné seznamovat se podrobně s jazykem VHDL, i když to je pro porozumění konstrukci užitečné pokud použijeme vývojovou desku Spartan-3 Starter Kit, stačí k práci s ní implementační šablona a šablona procesorového jádra, jak byly uvedeny výše

17 5. Stručná informace o dalších procesorových jádrech Procesor MicroBlaze: Jde o procesor s 32bitovou harvardskou architekturou typu RISC. Vývojovým systémem je možno zvolit velikost cache, druh a rozsah jeho výkonných a stykových obvodů. Tento procesor lze implementovat do obvodů FPGA řad Spartan i Virtex firmy Xilinx. K použití procesorového jádra MicroBlaze je zapotřebí zakoupit licenci, která je součástí programového nástroje EDK (Embedded Development Kit). Tento kit obsahuje programové prostředky k vývoji aplikací procesoru, včetně kompilátoru jazyka C. Procesor PowerPC: Je to 32bitové procesorové jádro typu RISC "natvrdo" vytvořené ve struktuře některých obvodů FPGA řady Virtex firmy Xilinx, plné označení je IBM PowerPC 405. Obsahuje řadu pokročilých procesorových prvků, jako je skalární 5stupňová struktura pipeliningu, zvláštní cache pro instrukce a pro data, bránu JTAG, několik časovačů a jednotku pro řízení paměti; v obvodech Virtex-4 je k procesoru PowerPC přidružena také pomocná procesorová řídicí jednotka APU (Auxiliary Processor Unit). Při kmitočtu kolem 400 MHz je výkonnost přes 600 DMIPS. Licence k použití procesoru PowerPC je také součástí nástroje EDK. Procesor Nios II: Toto označení představuje řadu přizpůsobitelných procesorových jader, které se implementují do obvodů FPGA a strukturovaných obvodů ASIC firmy Altera. Svými vlastnostmi se blíží procesorovému jádru MicroBlaze. 6. Závěr Cílem článku bylo ukázat možnosti implementace jednoduchých procesorů v obvodech FPGA. Procesory obecně představují poměrně složité konstrukce a jejich bezchybná funkce se prakticky může zajistit jen rozsáhlým užíváním a průběžným odstraňováním problémů, na něž se přitom narazí. První verze procesoru PicoBlaze pro obvody FPGA typu Virtex-II byla vyvinuta v r a od té doby byly již vytvořeny tisíce, snad i desetitisíce jeho aplikací. Diskuse k tomuto procesoru na www stránkách firmy Xilinx je stále živá, objevují se stále nové příspěvky. Je tedy v současné době již možno pokládat jej za vyzrálý procesor, u něhož je vychytána většina nedostatků. Může tak představovat jeden z účinných nástrojů pro vývoj číslicových systémů a je tedy žádoucí, aby jej konstruktéři těchto systémů měli ve své výbavě a tam, kde je jeho použití vhodné, dokázali využít výhod tohoto přístupu. Literatura [1] CHAPMAN, K. PicoBlaze KCPSM3 8-bit Micro Controller for Spartan-3, Virtex-II and Virtex-II Pro. Viz: [2] PicoBlaze 8-bit Embedded Microcontroller User Guide for Spartan-3, Virtex-II, and Virtex-II Pro FPGAs. Uživatelská příručka firmy Xilinx, UG129, November 21, 2005 [3] Libraries Guide ISE 8.1i. Dokument firmy Xilinx [4]