Boundary scan Testování SoC a NoC

Transkript

1 Boundary scan Testování SoC a NoC Testování a spolehlivost ZS 2011/2012, 7. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-TSP-7, ČVUT FIT, Petr Fišer,

2 Boundary Scan Motivace Potřeba testovat: Čipy jako takové. Digitální, analogové Propojení na desce Moduly (desky) Propojení modulů (konektory, kabely,...) Podsystémy, systémy... toto všechno by mělo být snadno přístupné zvenku způsob, jak to zařídit, by měl být standardizovaný komponenty různých výrobců by měly být kompatibilní MI-TSP-7, ČVUT FIT, Petr Fišer,

3 Boundary Scan a.k.a. zápis do rozhraní a.k.a. IEEE (1990) a.k.a. JTAG vyvinuté společnými silami AT&T, DEC, Ericsson, IBM, Nixdorf, Philips, Siemens, TI,... Interface pro testování primárně propojení na desce ale i vnitřku obvodů spojuje PI a scan buňky do jednoho řetězce obvod je obalený boundary-scan buňkami DFF + multiplexory pro řízení testu a zachycení odezev Používá se i pro jiné účely např. programování FPGA MI-TSP-7, ČVUT FIT, Petr Fišer,

4 Boundary Scan a jeho vývoj: trocha historie 1985 vznik Joint European Test Action Group (JETAG - Philips) 1988 Joint Test Action Group (JTAG): návrh Boundary Scan architektury 1990 schválen standard IEEE Boundary scan 1993 BDSL (Boundary Scan Description Language) 1994 IEEE a revize 1995 IEEE testování sběrnic IEEE testování analogových a mixed signal obvodů 2001 IEEE b revize 2003 IEEE testování sítí 2005 IEEE P1500 testování SoC MI-TSP-7, ČVUT FIT, Petr Fišer,

5 Boundary Scan čip (IO) Základní princip Sériová komunikace Oddělení funkční logiky od propojení Oddělení propojení od funkční logiky Schéma BSC boundary-scan cell NDI / NDO normal data input / output TDI / TDO test data input / output [TI, 1997] MI-TSP-7, ČVUT FIT, Petr Fišer,

6 Detailněji Boundary Scan čip (IO) [TI, 1997] MI-TSP-7, ČVUT FIT, Petr Fišer,

7 Boundary Scan scan buňka (BSC) BSC [TI, 1997] MI-TSP-7, ČVUT FIT, Petr Fišer,

8 Boundary Scan složení TAP (Test Access Port) 4-5 pinů TMS Test Mode Selection TCK Test Clock TDI Test Data In TDO Test Data Out TRST Test Logic Reset (nepovinné) TAP řadič Konečný automat, 16 stavů Instrukční registr TDR (Test Data Registers) Povinné: BSC a Bypass Register Volitelné: identifikace zařízení, další registry MI-TSP-7, ČVUT FIT, Petr Fišer,

9 Boundary Scan TAP řadič MI-TSP-7, ČVUT FIT, Petr Fišer,

10 Boundary Scan Povinné instrukce BYPASS SAMPLE/PRELOAD EXTEST Volitelné instrukce INTEST RUNBIST CLAMP HIGHZ IDCODE USERCODE MI-TSP-7, ČVUT FIT, Petr Fišer,

11 Boundary Scan postup testu Test propojení čip 1 čip 2 Propojení (pouze!) MI-TSP-7, ČVUT FIT, Petr Fišer,

12 Boundary Scan postup testu Test propojení 1. Nasunu vektor do čipu 1 SAMPLE/PRELOAD Pro funkci transparentní čip 1 čip 2 Propojení (pouze!) Tudy vstupuje test MI-TSP-7, ČVUT FIT, Petr Fišer,

13 Boundary Scan postup testu Test propojení 1. Nasunu vektor do čipu 1 SAMPLE/PRELOAD Pro funkci transparentní 2. EXTEST Do propojení jdou data z BSC čipu 1 Ukládají se do BSC čipu 2 čip 1 čip 2 Propojení (pouze!) MI-TSP-7, ČVUT FIT, Petr Fišer,

14 Boundary Scan postup testu Test propojení 1. Nasunu vektor do čipu 1 SAMPLE/PRELOAD Pro funkci transparentní 2. EXTEST Do propojení jdou data z BSC čipu 1 Ukládají se do BSC čipu 2 3. Vysunu odezvu z čipu 2 SAMPLE/PRELOAD čip 1 čip 2 Propojení (pouze!) Tudy vystupuje odezva MI-TSP-7, ČVUT FIT, Petr Fišer,

15 BSDL Boundary Scan Description Language HDL jazyk pro popis IEEE popis, jak bude boundary scan implementován pro můj čip Podmnožina VHDL Definuje např.: Deklaraci entity Porty logiky JTAG porty Mapování pinů čipu Popis TAP (délky registrů, op. kódy instrukcí, IDCODE,...) Popis BSC... MI-TSP-7, ČVUT FIT, Petr Fišer,

16 Systémy na čipu (SoC) Typické vlastnosti Mnoho jader různé povahy CPU, DSP Paměti (RAM, ROM, flash) Analogové části (A/D, D/A převodníky, PLL) Řadiče periferií (USB, UART) Obecná logika (UDL) + propojení jader + více hodinových domén MI-TSP-7, ČVUT FIT, Petr Fišer,

17 Testování SoC Požadavky funkční Schopnost testovat jádra odděleně hard IP jádra test je poskytován prodejci jader potřeba unifikace testovacího rozhraní Jádra nejsou přístupná zvenku Schopnost testovat propojení Obrovská velikost testu komprese + dekomprese testu na čipu Možnost použití jedněch testovacích dat pro testování více jader Požadavky další Cena Výkon (malý nárůst zpoždění) Rychlý návrh (time to market) Snadné testování MI-TSP-7, ČVUT FIT, Petr Fišer,

18 Problémy testování SoC Cíle & problémy Minimalizace doby testu lze testovat více jader současně Eliminace konfliktů jaká jádra lze testovat současně? jak rozvrhnout test? (externí test, BIST) jak se vypořádat s různými hodinovými doménami? Minimalizace dynamické spotřeby při testu Jak se vypořádat s testováním analogových částí? MI-TSP-7, ČVUT FIT, Petr Fišer,

19 Testování SoC IEEE P1500 IEEE P1500 IEEE standard pro testování systémů na čipu Co umí: vestavná jádra (embedded cores) Definuje testovací interface jader SoC Možnosti použití testu pro více jader Možnost využití jader pro testování jiných jader Plug-and-play možnosti Standardizovaný (nejenom) testovací interface TAM (Test Access Mechanism) Je-li mé jádro kompatibilní s IEEE P1500, lze jej použít (testovat) v libovolném IEEE P1500 kompatibilním SoC Rozšíření primárních cílů JTAG pro SoC MI-TSP-7, ČVUT FIT, Petr Fišer,

20 IEEE P1500 Co definuje: 1. Potřebné HW prostředky Wrapper interface SoC jádra Source/Sink interface SoC TAM (Test Access Mechanism) propojení wrapperů a propojení k Source/Sink 2. Protokol chování wrapperu a interface s TAM [Marinissen 02] MI-TSP-7, ČVUT FIT, Petr Fišer,

21 IEEE P Wrapper Obálka jádra, která zprostředkovává: 1. Režim normální operace SoC Wrapper je transparentní, SoC funguje normálně 2. Režim testování jader Wrapper zprostředkovává řízení vstupů a pozorování výstupů jader jádra jsou testována bez vlivu okolí (ostatní jádra, propojení) TAM je nakonfigurovaný pro přenos testu 3. Režim testování okolí Wrapper zprostředkovává pozorování na vstupech jader a řízení výstupů jader okolí (ostatní jádra, propojení) je testováno bez vlivu jádra 4. Režim izolace jader Izoluje jádro od zbytku světa Prevence poškození jádra během testování jiných jader Možnost odpojení jádra - snížení spotřeby SoC Pro IDDQ testování MI-TSP-7, ČVUT FIT, Petr Fišer,

22 Virtual TAM Motivace Rychlost testu (frekvence) je omezena frekvencí scanu Dynamická spotřeba Propojitelnost Časování ( clock skew ) ale ATE je schopné produkovat testovací data rychle Jak přizpůsobit pomalý scan rychlému ATE? MI-TSP-7, ČVUT FIT, Petr Fišer,

23 Virtual TAM ATE rychlý TAM SoC Sériová data paralelní data Testované jádro Paralelní data sériová data MI-TSP-7, ČVUT FIT, Petr Fišer, 2011 pomalý TAM 23

24 Virtual TAM Řeší problémy spojené s: rychlostí přenosu a aplikace testu odlišnými časovacími doménami počtem I/O čipu MI-TSP-7, ČVUT FIT, Petr Fišer,

25 Testování NoC Networks on Chip Potřeba ještě více standardizované komunikace jader Oproti SoC jsou jádra propojena sběrnicí (sítí) (bus) komunikace pomocí paketů různé topologie sítí tok dat řízen routery každé jádro má L1 síťovou vrstvu různé směrovací algoritmy malé zpoždění, ale velká latence MI-TSP-7, ČVUT FIT, Petr Fišer,

26 Testování NoC Co se liší oproti testování SoC? + Lze testovat více jader současně, než u SoC (velká šířka pásma) multicast + Lze distribuovat test do více jader, bez konfliktů na propojovací cestě + Nejsou problémy s časovými / frekvenčními doménami + Lze vyhodnocovat odezvy přímo na čipu dedikovaná testovací jádra pomáhám ATE - Obtížnější testování Nutnost testovat síťové prvky (routery, switche, síť) Problémy s latencí, synchronizací, MI-TSP-7, ČVUT FIT, Petr Fišer,

27 Literatura Texas Instruments Inc., IEEE Std (JTAG) testability primer, Texas Instruments, 1997, p. 140 E. J. Marinissen, et al., On IEEE P1500's Standard for Embedded Core Test, Journal of Electronic Testing, Vol.: 18, Issue: 4, 2002, pp F. DaSilva, Y. Zorian, et al.,"overview of the IEEE P1500 standard, International Test Conference, pp , Sept. 30-Oct. 2, 2003 V. Immaneni and S. Raman, Direct Access Test Scheme - Design of Block and Core Cells for Embedded ASICS, Proc. of Int. Test Conference, pp , 1990 Laung-Terng Wang, Charles E. Stroud, Nur A. Touba: "System-on-chip test architectures: nanometer design for testability, Morgan Kaufmann, 896 p., 2007 MI-TSP-7, ČVUT FIT, Petr Fišer,