APLIKACE HLÍDACÍCH OBVODŮ V ARCHITEKTURÁCH ODOLNÝCH PROTI PORUCHÁM
|
|
- Štěpán Mach
- před 6 lety
- Počet zobrazení:
Transkript
1 APLIKACE HLÍDACÍCH OBVODŮ V ARCHITEKTURÁCH ODOLNÝCH PROTI PORUCHÁM Martin Straka Informační technologie, 2. ročník, prezenční studium Školitel: Doc. Ing. Zdeněk Kotásek, CSc. Fakulta informačních technologií, Vysoké učení technické v Brně Božetěchova 2, Brno strakam@fit.vutbr.cz Abstrakt. Příspěvek charakterizuje motivaci, cíle a dosavadní výsledky studenta při řešení jeho disertační práce. Je představena metodologie pro automatizované generování hlídacích obvodů pro jednoduché číslicové obvody nebo komunikační protokoly na bázi FPGA. Dále je ukázané, jak lze využít takto vygenerované hlídací obvody při návrhu architektur odolných proti poruchám. Je prezentován postup, jak vytvářet obvody se zvýšenou spolehlivostí s ohledem na dobu životnosti systému v obvodech FPGA s využitím architektur TMR a duplex doplněných o hlídací obvody. Experimentální výsledky rekapitulují náročnosti na zdroje FPGA samotných obvodů, jejich hlídačů a architektur odolných proti poruchám. V závěru je diskutován další směr výzkumu, jsou charakterizovány cíle disertační práce. Klíčová slova. systém odolný proti poruchám, číslicový obvod, komunikační protokol, hlídací obvod, architektura, spolehlivost, TMR, duplex, FPGA, VHDL. 1 Úvod Spolehlivost a odolnost proti poruchám (FT) jsou významnou metrikou pro návrh číslicových obvodů. Běžnou technikou pro zlepšování spolehlivosti systému je replikace funkčních jednotek a vyhodnocování paralelně zpracovávaných dat. Tento přístup však přináší vysoké nároky na zdroje číslicového obvodu, zvýšenou spotřebu energie a složitější testování obvodu. Proto je vhodné hledat nové postupy pro zabezpečení číslicových systémů a zvyšování spolehlivosti během jejich doby provozu [1]. Nové možnosti v oblasti systémů odolných proti poruchám nabízejí programovatelná hradlová pole FPGA. Funkci těchto obvodů lze měnit nahráním nové konfigurace vnitřní struktury a u vyspělých FPGA technologií je možné provést tuto změnu pouze nad částí obvodu (parciální rekonfigurace) [2]. S využitím těchto technik lze implementovat pokročilé diagnostické postupy [3]. Několik článků prezentuje mechanismy a principy pro návrh bezpečných systémů a jejich testování [4]. Techniky pro tvorbu systémů odolných proti poruchám často využívají replikaci funkčních jednotek typicky tří modulovou redundanci [5]. V [6] popisují autoři techniku založenou na duplexním režimu využívající dvě hradlová pole FPGA. První část metodiky srovnává primární výstupy obou FPGA, druhá detekuje a označí vadný FPGA. Oba systémy využívají technik samočinné kontroly a zabezpečení s využitím parity. Pro každý systém autoři sestrojili Markovský spolehlivostní
2 model reflektující jednotlivé spolehlivostní parametry metody. Další články se zabývají zabezpečením propojovací sítě v FPGA a detekcí poruch funkčních částí číslicového obvodu v FPGA [7]. 2 Motivace a definice problému Cílem mého výzkumu je navrhnout kompletní metodologii pro tvorbu systémů se zvýšenou spolehlivostí využívající techniky odolnosti proti poruchám na bázi obvodů FPGA. Existuje několik přístupů, jak zvyšovat odolnost systému proti poruchám. Nejčastěji se využívá zabezpečení pomocí technik TMR a duplex nebo bezpečnostních kódů [8]. Zastoupení v této oblasti sehrávají také hlídací obvody, jež zatím nenašli v těchto technikách přiliž velkého uplatnění. Jako první fáze výzkumu je ověření možnosti využití hlídacích obvodů s různou úrovní kontroly v architekturách odolných proti poruchám s ohledem na co možná nejdelší dobu životnosti systému v FPGA. Pro vytváření hlídacích obvodů by bylo vhodné navrhnout metodiku, která by umožňovala popsat důležité stavy hlídaného obvodu či systému a následné vygenerování hlídacího obvodu v jazyce VHDL. Na základě takto vygenerovaných hlídačů modifikovat různé architektury na bázi TMR a duplex a doplnit je o tyto hlídače. Mohou tedy vznikat jisté posloupnosti architektur odolných proti poruchám s různou úrovní spolehlivosti a různými nároky na zdroje FPGA. Uveďme možný případ: Uživatel přijde s požadavkem na vytvoření číslicového systému, který musí splňovat kritéria spolehlivosti a odolnosti proti poruchám a určí míru zabezpečení, kterou je nutno dodržet. Požaduje, aby systém, který bude implementován v obvodu FPGA měl požadovanou dobu životnosti, plnil svoji funkci i při výskytu poruchy a jeho spolehlivost neklesla pod stanovený práh. Výsledkem je vygenerování příslušné posloupnosti architektur respektující tyto požadavky. Pojmem životnost systému rozumíme dobu, po kterou systém dokáže pracovat a produkuje správné výsledky i při výskytu poruchy. Snahou je, aby tato doba byla co nejdelší i s ohledem na omezenost prostoru v FPGA. Lze toho dosáhnou vhodnou volbou konfigurací systému, při kterém z počáteční architektury postupně ubíráme diagnostické prvky a přecházíme do jiné architektury, která zajišťuje plnou funkčnost systému, disponuje diagnostikou na nižší úrovni, neporušuje podmínky pro odolnost proti poruchám, nespadá svou spolehlivostí pod práh stanovený uživatelem a vyžaduje nižší nároky na zdroje FPGA. Je patrné, že konfigurací, kterých lze dosáhnout, může být více viz obrázek 2 v sekci 4. Pro ohodnocení architektur v konfiguraci je nutno mít k dispozici spolehlivostní model. Tento model by zahrnoval spolehlivostní ukazatele a míru zabezpečení jak pro každou architekturu, která je součástí jakékoliv konfigurace, tak i pro celý systém. Dalším velmi důležitým problémem, kterým je třeba se zabývat, je vytipovaní nejdůležitějších funkcí systému a kvantifikace objemu kontrolovaných funkcí pro jednotlivé architektury konfigurace. 3 Metodika pro generování hlídacích obvodů Chyby, které se mohou vyskytovat v číslicových obvodech nebo na sběrnicích komunikačních protokolů v FPGA je možné popsat různými způsoby. Typicky se používají formální modely popsané pomocí gramatik, stavových automatů nebo formálních jazyků [9]. Byla zavedena metodika, která dovoluje generovat hlídací obvody v jazyce VHDL či Verilog pro vybrané typy číslicových obvodů a komunikačních protokolů. Princip metodiky pro jednoduchý číslicový obvod je ukázán na obrázku 1. Pro popis chování obvodu byl zaveden jednoduchý definiční jazyk, kterým je možné popsat správné kombinace vstupně/výstupních (I/O) signálů a definovat správné nebo chybné stavy obvodu a umožnit tak automatické generování hlídacího obvodu. Formální popis definičního jazyka je prezentován v [10, 11]. Kombinace I/O signálů a stavy obvodu popsané definičním jazykem jsou následně analyzovány překladačem, který vytvoří popis hlídacího obvodu v jazyce VHDL. Takto získaný hlídač disponuje rozhraním hlídaného obvodu a architektura odpovídá konečnému automatu sestaveného z popisu v zavedeném definičním jazyce. Pak se hlídací obvod začlenění do systémů a provede se syntéza do FPGA. Hlavní výhodou tohoto přístupu proti přímé implementaci je možnost vygenerování
3 výsledného obvodu na základě jednoduchého popisu bez účasti zkušeného návrháře. V mém výzkumu představuje tato metodika první fázi plnění cílů disertační práce. Obrázek 1: Princip metodiky pro jednoduchý číslicový obvod. 4 Aplikace hlídacích obvodů v FT architekturách Uvažujme, že máme k dispozici FPGA, které má určitý počet CLB a systém, který je realizován jako TMR, kde každý funkční prvek (FU) má navíc zabezpečení pomocí hlídacího obvodu, který dokáže signalizovat veškeré poruchy, které mohou na hlídaném prvku nastat viz první architektura na obrázku 2. Výstupy všech prvků jsou hlídány pomocí rozhodovacího členu (voteru). Zabezpečení rozhodovacích prvků lze realizovat pomocí dvou drátové logiky [12]. Jedná se tedy o maximální zabezpečení s ohledem na velikost obsazeného prostoru v FPGA. Pro tuto startovací architekturu je stanoven spolehlivostní model, jehož hodnoty budou nejvyšší ze všech možných dalších architektur. Tato architektura je odolná i vůči poruchám vzniklých na rozhodovacím členu, protože na chybu upozorní i příslušný hlídací obvod, jež nedovolí přenést chybné výsledky na výstup. Vznikne-li porucha na nějakém dalším funkčním prvku, projeví se chyba signalizací vyhodnocovacího členu a zároveň reakcí příslušného hlídacího obvodu. Obrázek 2: Možná posloupnost architektur.
4 Je tedy přesně určena jednotka, která vykazuje poruchu a muže být ze systému odstraněna. V případě, že architektura už není FT, lze vyvolat reakci, kdy sytém přejde do jiné architektury, která vykazuje menší nároky na zdroje FPGA, disponuje jinou úrovní zabezpečení a zároveň nepadá pod spolehlivostní mez, kterou stanovil uživatel. Systém je tedy neustále plně funkční a vykonává nadále správnou funkci. Postupně tak systém přechází z architektur NMR na varianty TMR, dále na varianty duplex architektury až po samotný obvod s hlídačem, jež není už FT. Chyba na výstupu u architektury TMR se projeví už při Obrázek 3: Metodika generování posloupností architektur. poruše jedné funkční jednotky. Architektury osazené hlídači mají vlastnost fail-silent, buď vydají správný výstup nebo žádný. Každá architektura musí mít stanovený svůj spolehlivostní model, neuvažujeme-li obnovu poruchových modulů, tak je jedná o model pro neobnovitelný systém. V modelech nejsou zatím zahrnuty spolehlivosti hlídacích obvodů a rozhodovacích členů. Pro systém jako celek je pak z dílčích spolehlivostních ukazatelů stanoven celkový spolehlivostní model. Mezi důležité a sledované spolehlivostní ukazatelé patří intenzita poruch λ, střední doba bezporuchového provozu Ts a pravděpodobnost bezporuchového stavu R(t). Postup generování posloupností architektur a jejich aplikace do FPGA demonstruje obrázek 3. 5 Experimenty a výsledky Experimenty a ověření metodiky tvorby hlídačích obvodů byly provedeny na FPGA Virtex5 a Virtex2Pro firmy XILINX. Posuzovaly se náročnosti číslicových obvodů a jejích hlídačů na zdroje FPGA pro oba typy FPGA. Tabulky 1, 2 sumarizují dosažené výsledky. Hlídací obvody vyžadují větší nároky na zdroje FPGA, než samostatný obvod. To ovšem nemusí platit pro složitější funkční jednotky, kdy jeden hlídací obvod může pokrýt více komponent a tím svůj objem zmenšit. Tuto skutečnost v současné době ověřuji na vybraných obvodech testovací sady ISCAS89. Vliv na počet slices má nepochybně i architektura FPGA. Pro nové obvody Virtex5 jsou výsledky lepší, jelikož tyto typy FPGA disponují vícevstupou LUT tabulkou a mohou tedy realizovat lépe funkce více proměnných. Výsledky pro komunikační protokoly byly presentovány v [11]. Dalším ověřením bylo posouzení náročnosti představených FT architektur na zdroje FPGA. Zvolené architektury a jejich náročnost sumarizuje tabulka 3. Zde si velmi dobře vedly architektury TMR a duplex doplněný jedním hlídacím obvodem. Tabulka 1: Nároky na zdroje FPGA Virtex2Pro. Tabulka 2: Nároky na zdroje FPGA Virtex5.
5 Tabulka 3: Nároky na zdroje FPGA Virtex5 různých architektur. 6 Závěr a další výzkum V tomto příspěvku jsou prezentovány cíle a dosavadní výsledky práce studenta na tématu. Je představena a ověřena navrhnutá metodika pro automatizované generování hlídacích obvodů a popsána aplikace těchto hlídačů v architekturách odolných proti poruchám. Další etapu plnění cílů disertační práce představuje ověření metodiky na vybraných obvodech testovací sady ISCAS89. Stěžejní částí ovšem bude rozšíření metodiky o vytipování a kvantifikovaní objemu kontrolovaných funkcí a rozvinutí navrhované metodiky pro generování posloupností architektur do širších detailů. 7 Cíle disertační práce Cílem mého výzkumu je tedy navrhnout kompletní metodologii pro tvorbu systémů se zvýšenou spolehlivostí využívající techniky odolnosti proti poruchám na bázi obvodů FPGA. Práce by se měla opírat o možnosti využití hlídacích obvodů v různých architekturách odolných proti poruchám a tyto architektury vhodně modifikovat podle zadaných spolehlivostních parametrů. Dalším důležitým kritériem při tvorbě metodiky je zohlednění omezenosti zdrojů FPGA. Konkrétní výsledky by měly zahrnovat následující postupy a cíle: 1. Vytvořit formální prostředky pro popis vlastností, které musí kontrolovaný obvod splňovat a jejich transformace do obvodové realizace v jazyce VHDL. 2. Vytvořit obecný postup, který umožní reflektovat při návrhu kontrolního obvodu prioritní nebo vytipované funkce kontrolovaného obvodu a vytvářet hierarchicky funkční celky s různou (zadanou) úrovní kontroly správné funkce. Vytvořit postup, který umožní kvantifikovat objem kontrolovaných funkcí. 3. Pro účely popisu vlastností a hlídaných funkcí obvodu rozšířit již vytvořený definiční jazyk a metodiku pro generování hlídačů prezentovanou v kapitole 4. Porovnat obvody a jejich hlídače z hlediska objemů, které obvody představují v FPGA. 4. Pro účely implementace systému odolného proti poruchám do FPGA vytvářet metodiku pro generování sekvence dílčích architektur lišících se úrovní zabezpečení kontroly funkcí, zohlednit požadovanou dobu života systému. Výsledkem bude posloupnost architektur, každá z nich jinak diagnosticky vybavena tak, aby splňovala požadavky na spolehlivost. Tyto požadavky stanoví uživatel nebo návrhář. Pro každou architekturu a celý systém mít k dispozici spolehlivostní model. Celý postup a všechny kroky vhodně transformovat do ucelené metodiky. 5. Implementace a experimentální ověření navržených metodik.
6 Poděkování Výzkum je podporován projektem financovaného Grantovou Agendou České Republiky pod číslem 102/05/H050 Integrovaný přístup k výchově studentů DSP v oblasti paralelních a distribuovaných systémů a projektu č. MSM Výzkum informačních technologií z hlediska bezpečnosti. Literatura [1] Galke, C., Grabow, M., Vierhaus, H. T.: Perspectives of combining on-line and off-line test technology for dependable systems on a chip. In: Proceedings of the 9th IEEE International Symposium on On-Line Testing, 2003, Paris, France, ss [2] Sedcole, P., Blodget, B., Becker, T., Anderson, J., Lysaght, P.: Modular dynamic reconfiguration in Virtex FPGAs. In: IEEE Proceedings Computers and Digital Techniques, 2006, IEEE Computer Society, New York, USA, ss [3] D'Angelo, S., Sechi, G. R., Metra, C.: Transient and Permanent Fault Diagnosis for FPGA-Based TMR Systems. In: Proceedings of the 14th international Symposium on Defect and Fault-Tolerance in VLSI Systems, 1999, IEEE Computer Society, Washington, DC, ss [4] D'Angelo, S., Metra, C., Pastore, S., Pogutz, A., Sechi, G. R.: Fault-Tolerant Voting Mechanism and Recovery Scheme for TMR FPGA-Based Systems. In: Proceedings of the 13th international Symposium on Defect and Fault-Tolerance in VLSI Systems, 1998, IEEE Computer Society, Cannes, France, ss [5] Bolchini, C., Miele, A., Santambrogio, M. D.: TMR and Partial Dynamic Reconfiguration to mitigate SEU faults in FPGAs. In: Proceedings of the 22nd IEEE international Symposium on Defect and Fault-Tolerance in VLSI, 2007, IEEE Computer Society, Rome, Italy, ss [6] Kubalik, P., Dobias, R., Kubatova, H.: Dependable Design for FPGA Based on Duplex System and Reconfiguration. In: Proceedings of the 9th EUROMICRO Conference on Digital System Design, 2006, IEEE Computer Society, Dubrovnik, ss [7] Oliveira, R., Jagirdar, A., Chakraborty, T. J.: A TMR Scheme for SEU Mitigation in Scan Flip-Flops. In: Proceedings of the 8th international Symposium on Quality Electronic Design. 2007, IEEE Computer Society, San Jose, Canada, ss [8] Elnozahy, E., Melhem, R., and Mossé, D.: Energy-Efficient Duplex and TMR Real-Time Systems. In: Proceedings of the 23rd IEEE Real-Time Systems Symposium, 2002, IEEE Computer Society, Austin, Texas, USA, ss [9] Frigerio, L., Salice, F.: RAM-based fault tolerant state machines for FPGAs. In: Proceedings of the 22nd IEEE international Symposium on Defect and Fault-Tolerance in VLSI Systems. 2007, IEEE Computer Society, Rome, Italy, ss [10] Straka, M., Kotasek, Z. and Winter J.: Digital systems architectures based on on-line checkers. In DSD 08: Proceedings of the 11th EUROMICRO Conference on Digital System Design. 2008, IEEE Computer Society, Parma, Italy [11] Straka, M., Tobola, J., and Kotasek Z.: Checker design for on-line testing of XILINX FPGA communication protocols. In DFT 07: Proceedings of the 22nd IEEE International Symposium on Defect and Fault-Tolerance in VLSI Systems. 2007, IEEE Computer Society, Rome, Italy, ss [12] Ito, H.: A 2-rail logic combinational circuit with easy detection ofstuck-open and stuck-on faults in FETs. In: International Symposium on Fault-Tolerant Systems, 1997, IEEE Computer Society, Kawasaki, Japan ss
GENERÁTOR HLÍDACÍCH OBVODŮ PRO KOMUNIKAČNÍ PROTOKOLY XILINX FPGA
GENERÁTOR HLÍDACÍCH OBVODŮ PRO KOMUNIKAČNÍ PROTOKOLY XILINX FPGA Martin Straka Informační technologie, 1. ročník, prezenční studium Školitel: Doc. Ing. Zdeněk Kotásek, CSc. Fakulta informačních technologií,
METODIKA NÁVRHU SYSTÉMŮ ODOLNÝCH PROTI PORUCHÁM DO OMEZENÉHO IMPLEMENTAČNÍHO PROSTORU NA BÁZI FPGA
METODIKA NÁVRHU SYSTÉMŮ ODOLNÝCH PROTI PORUCHÁM DO OMEZENÉHO IMPLEMENTAČNÍHO PROSTORU NA BÁZI FPGA Lukáš Mičulka Výpočetní technika a informatika, 2. ročník, prezenční studium Vedoucí: doc. Ing. Zdeněk
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 8 SÍTĚ NAČIPU (NOC) doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii ČVUT v Praze Hana
Architektury počítačů
Architektury počítačů skupina Identifyingvýzkumná the Interesting Points in Geometrical Figures of Certain Class Vysoké učení technické v Brně, Fakulta informačních technologií, Božetěchova 2, 612 66 Brno
Úvod Terminologie, typy defektů, poruch
Úvod Terminologie, typy defektů, poruch Testování a spolehlivost ZS 2011/2012, 1. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Evropský sociální
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 2 METODY VERIFIKACE SYSTÉMŮ NA ČIPU II doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Testování a spolehlivost. 4. Laboratoř Spolehlivostní modely 1
Testování a spolehlivost ZS 2011/2012 4. Laboratoř Spolehlivostní modely 1 Martin Daňhel Katedra číslicového návrhu Fakulta informačních technologí ČVUT v Praze Příprava studijního programu Informatika
ARCHITEKTURA SYSTÉMU PRO DYNAMICKY REKONFIGUROVATELNÝ KOMUNIKAČNÍ TERMINÁL
ARCHITEKTURA SYSTÉMU PRO DYNAMICKY REKONFIGUROVATELNÝ KOMUNIKAČNÍ TERMINÁL Jan Kloub Informatika a výpočetní technika, 2 ročník, distanční Školitel: doc. Ing. Hana Kubátová, CSc. Školitel specialista:
FPGA + mikroprocesorové jádro:
Úvod: V tomto dokumentu je stručný popis programovatelných obvodů od firmy ALTERA www.altera.com, které umožňují realizovat číslicové systémy s procesorem v jenom programovatelném integrovaném obvodu (SOPC
Testování sekvenčních obvodů Scan návrh
Testování sekvenčních obvodů Scan návrh Testování a spolehlivost ZS 2011/2012, 6. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Evropský sociální
LOGICKÉ OBVODY X36LOB
LOGICKÉ OBVODY X36LOB Doc. Ing. Hana Kubátová, CSc. Katedra počítačů FEL ČVUT v Praze 26.9.2008 Logické obvody - 1 - Úvod 1 Obsah a cíle předmětu Číslicový návrh (digital design) Číslicové obvody logické
9. Praktická verifikace
Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt 9. Praktická verifikace EVROPSKÝ SOCIÁLNÍ FOND PRAHA & EU: INVESTUJENE DO VAŠÍ BUDOUCNOSTI Pravidla, postupy Testovací prostředí
Testování a spolehlivost. 1. Laboratoř Poruchy v číslicových obvodech
Testování a spolehlivost ZS 2011/2012 1. Laboratoř Poruchy v číslicových obvodech Martin Daňhel Katedra číslicového návrhu Fakulta informačních technologií ČVUT v PRaze Příprava studijního programu Informatika
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 11 METODY VERIFIKACE SYSTÉMŮ NA ČIPU Hana Kubátov vá doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta 1 informačních
Název práce: DIAGNOSTIKA KONTAKTNĚ ZATÍŽENÝCH POVRCHŮ S VYUŽITÍM VYBRANÝCH POSTUPŮ ZPRACOVÁNÍ SIGNÁLU AKUSTICKÉ EMISE
Ing. 1 /12 Název práce: DIAGNOSTIKA KONTAKTNĚ ZATÍŽENÝCH POVRCHŮ S VYUŽITÍM VYBRANÝCH POSTUPŮ ZPRACOVÁNÍ SIGNÁLU AKUSTICKÉ EMISE Školitel: doc.ing. Pavel Mazal CSc Ing. 2 /12 Obsah Úvod do problematiky
Testování kombinačních obvodů Intuitivní zcitlivění cesty, D-algoritmus
Testování kombinačních obvodů Intuitivní zcitlivění cesty, D-algoritmus Testování a spolehlivost ZS 2/22, 2. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií
SYSTÉMY NAČIPU MI-SOC
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti SYSTÉMY NAČIPU MI-SOC doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii ČVUT v Praze Hana Kubátová
REKONFIGURACE FPGA. Božetěchova 1/2, 612 66 Brno. imatousek@fit.vutbr.cz
OPTIMALIZACE VYHLEDÁNÍ NEJDELŠÍHO PREFIXU SÍŤOVÉ ADRESY S VYUŽITÍM ČÁSTEČNÉ DYNAMICKÉ REKONFIGURACE FPGA Jiří Matoušek Výpočetní technika a informatika, 1. ročník, prezenční studium Školitel: Zdeněk Kotásek
SPECIFICKÝCH MIKROPROGRAMOVÝCH ARCHITEKTUR
EVOLUČNÍ NÁVRH A OPTIMALIZACE APLIKAČNĚ SPECIFICKÝCH MIKROPROGRAMOVÝCH ARCHITEKTUR Miloš Minařík DVI4, 2. ročník, prezenční studium Školitel: Lukáš Sekanina Fakulta informačních technologií, Vysoké učení
Centrum kompetence automobilového průmyslu Josefa Božka - AutoSympo a Kolokvium Božek až , Roztoky -
Popis obsahu balíčku WP26: Pokročilé ICT systémy vozidel návrh a testování WP26: Pokročilé ICT systémy vozidel návrh a testování Vedoucí konsorcia podílející se na pracovním balíčku České vysoké učení
VÝVOJ NOVÉHO REGULAČNÍHO ALGORITMU KOTLE VERNER S PODPOROU PROGRAMU MATLAB
VÝVOJ NOVÉHO REGULAČNÍHO ALGORITMU KOTLE VERNER S PODPOROU PROGRAMU MATLAB Úvod S. Vrána, V. Plaček Abstrakt Kotel Verner A25 je automatický kotel pro spalování biomasy, alternativních pelet, dřevních
Vestavěné diagnostické prostředky 1 (BIST)
Vestavěné diagnostické prostředky 1 (BIST) Testování a spolehlivost ZS 2011/2012, 8. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Evropský sociální
CASE. Jaroslav Žáček
CASE Jaroslav Žáček jaroslav.zacek@osu.cz http://www1.osu.cz/~zacek/ Co znamená CASE? Definice dle SEI A CASE tool is a computer-based product aimed at supporting one or more software engineering activities
VÝVOJ NOVÉ GENERACE ZAŘÍZENÍ S POKROČILOU DIAGNOSTIKOU PRO STANOVENÍ KONTAKTNÍ DEGRADACE
VÝVOJ NOVÉ GENERACE ZAŘÍZENÍ S POKROČILOU DIAGNOSTIKOU PRO STANOVENÍ KONTAKTNÍ DEGRADACE Jiří Dvořáček Prezentace k obhajobě doktorské dizertační práce Institute of Machine and Industrial Design Faculty
Spolehlivost. INP 2008 FIT VUT v Brně
Spolehlivost INP 2008 FIT VUT v Brně 1 Obsah Definice, ukazatele Kombinatorické modely Zvyšování spolehlivosti systému - Bezpečné systémy a Systémy odolné proti poruchám Poznámky Příklady na cvičení 2
Testování a spolehlivost. 3. Laboratoř Program Atalanta, BIST, testování sekvenčních obvodů
Testování a spolehlivost ZS 2011/2012 3. Laboratoř Program Atalanta, BIST, testování sekvenčních obvodů Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Příprava studijního programu
VHDL NÁVRH ŘÍDICÍ JEDNOTKY ROBOTA URČENÉHO PRO SAMOČINNÝ POHYB V BLUDIŠTI VHDL DESIGN OF ROBOT CONTROLLER FOR AUTONOMOUS ROBOT MOVEMENT IN MAZE
VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ BRNO UNIVERSITY OF TECHNOLOGY FAKULTA INFORMAČNÍCH TECHNOLOGIÍ ÚSTAV POČÍTAČOVÝCH SYSTÉMŮ FACULTY OF INFORMATION TECHNOLOGY DEPARTMENT OF COMPUTER SYSTEMS VHDL NÁVRH ŘÍDICÍ
Návrh. číslicových obvodů
Návrh číslicových obvodů SW Aritmetika HW Periférie CPU function AddSub(a,b,s); var c; a b k k a+b mpx c if (s==1) c=a+b; else c=a-b; a-b return c; End; PAMĚŤ s Princip: univerzální stroj Výhoda: univerzalita
CASE nástroje. Jaroslav Žáček
CASE nástroje Jaroslav Žáček jaroslav.zacek@osu.cz http://www1.osu.cz/~zacek/ Co znamená CASE? A CASE tool is a computer-based product aimed at supporting one or more software engineering activities within
základní vlastnosti, používané struktury návrhové prostředky MATLAB problém kvantování koeficientů
A0M38SPP - Signálové procesory v praxi - přednáška 4 2 Číslicové filtry typu FIR a IIR definice operace filtrace základní rozdělení FIR, IIR základní vlastnosti, používané struktury filtrů návrhové prostředky
CW01 - Teorie měření a regulace
Ústav technologie, mechanizace a řízení staveb CW01 - Teorie měření a regulace ZS 2014/2015 2.p-2.b 2014 - Ing. Václav Rada, CSc. Ústav technologie, mechanizace a řízení staveb Teorie měření a regulace
Poruchy. Přednášky z Distribuovaných systémů Ing. Jiří Ledvina, CSc.
Poruchy Přednášky z Distribuovaných systémů Ing. Jiří Ledvina, CSc. Odolnost proti poruchám partial failure částečná chyba error isolation ostatní komponenty nejsou zasaženy automatická obnova z částečných
1. Znalostní systémy a znalostní inženýrství - úvod. Znalostní systémy. úvodní úvahy a předpoklady. 26. září 2017
Znalostní systémy úvodní úvahy a předpoklady 26. září 2017 1-1 Znalostní systém Definice ZS (Feigenbaum): Znalostní (původně expertní) systémy jsou počítačové programy simulující rozhodovací činnost experta
1. 5. Minimalizace logické funkce a implementace do cílového programovatelného obvodu CPLD
.. Minimalizace logické funkce a implementace do cílového programovatelného obvodu Zadání. Navrhněte obvod realizující neminimalizovanou funkci (úplný term) pomocí hradel AND, OR a invertorů. Zaznamenejte
X36SIN: Softwarové inženýrství. Životní cyklus a plánování
X36SIN: Softwarové inženýrství Životní cyklus a plánování 1 Kontext Minule jsme si řekli, co to je deklarace záměru, odborný článek, katalog požadavků, seznam aktérů a seznam událostí. Seznam aktérů a
1 Popis předmětu plnění projektu implementace MIS
1 Popis předmětu plnění projektu implementace MIS Vytvořit Manažerský rozpočet Tzn. vytvoření metodiky pro zajištění Manažerského účetnictví, přičemž metodikou se rozumí soubor postupů a pravidel popisujících
Software pro testování kvality kondenzátorů v provozních podmínkách
VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ FAKULTA ELEKTROTECHNIKY A KOMUNIKAČNÍCH TECHNOLOGIÍ ÚSTAV FYZIKY Software pro testování kvality kondenzátorů v provozních podmínkách Číslo projektu: TA02020998 Číslo výsledku:
System for individual learning of mathematics. Agnieszka HEBA, Ph.D. Doc. RNDr. Jana KAPOUNOVÁ, CSc. dr hab. prof. UŚ Eugenia SMYRNOVA-TRYBULSKA
System for individual learning of mathematics Agnieszka HEBA, Ph.D. Doc. RNDr. Jana KAPOUNOVÁ, CSc. dr hab. prof. UŚ Eugenia SMYRNOVA-TRYBULSKA Obsah prezentace Výzkumný problém Teoretická východiska Hlavní
PROGRAMOVATELNÉ LOGICKÉ OBVODY
PROGRAMOVATELNÉ LOGICKÉ OBVODY (PROGRAMMABLE LOGIC DEVICE PLD) Programovatelné logické obvody jsou číslicové obvody, jejichž logická funkce může být programována uživatelem. Výhody: snížení počtu integrovaných
Ústředna EPS řady 1200 od společnosti Bosch Bezpečnost na prvním místě
Ústředna EPS řady 1200 od společnosti Bosch Bezpečnost na prvním místě 2 Ústředna EPS řady 1200 Jednoduchá instalace, vysoká bezpečnost Kompletní ochrana přizpůsobená vašim potřebám Ústředna EPS řady 1200
Vysoké učení technické v Brně Fakulta informačních technologií ITP Technika personálních počítačů Služby ROM BIOS a BootROM
Vysoké učení technické v Brně Fakulta informačních technologií ITP Technika personálních počítačů Služby ROM BIOS a BootROM Úloha č.: 5. Zadání: 1. Seznamte se s konstrukcí cvičné zásuvné adaptérové desky
MI-TSP 12: SYSTÉMY ODOLNÉ PROTI PORUCHÁM FT (FAULT-TOLERANT) SYSTÉMY
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-TSP 12: SYSTÉMY ODOLNÉ PROTI PORUCHÁM FT (FAULT-TOLERANT) SYSTÉMY doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta
FAKULTA INFORMAČNÍCH TECHNOLOGIÍ
VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ BRNO UNIVERSITY OF TECHNOLOGY FAKULTA INFORMAČNÍCH TECHNOLOGIÍ ÚSTAV POČÍTAČOVÝCH SYSTÉMŮ FACULTY OF INFORMATION TECHNOLOGY DEPARTMENT OF COMPUTER SYSTEMS WEBOVÝ PORTÁL PRO
MODERNÍ TRENDY V PROGRAMOVATELNÉ LOGICE, APLIKACE V AUTOMATIZAČNÍ A MĚŘICÍ TECHNICE
MODERNÍ TRENDY V PROGRAMOVATELNÉ LOGICE, APLIKACE V AUTOMATIZAČNÍ A MĚŘICÍ TECHNICE Soběslav Valach UAMT FEEC VUT Brno, Kolejní 2906/4, 612 00 Brno, valach@feec.vutbr.cz Abstract: Článek popisuje základní
komplexní podpora zvyšování výkonnosti strana 1 Využití Referenčního modelu integrovaného systému řízení veřejnoprávní korporace Město Hořovice
strana 1 Využití Referenčního modelu integrovaného systému řízení veřejnoprávní korporace Město Hořovice 19.3.2018 Zpracoval: Roman Fišer, strana 2 1. ÚVOD... 3 2. POPIS REFERENČNÍHO MODELU INTEGROVANÉHO
Firmware řídící jednotky stejnosměrného generátoru
Firmware řídící jednotky stejnosměrného generátoru Zdeněk KOLKA Projekt FR-TI1/184 - Výzkum a vývoj systému řízení a regulace pozemního letištního zdroje Popis Řídicí jednotka GCU 400SG je elektronické
ANALYTICKÉ PROGRAMOVÁNÍ
ZVYŠOVÁNÍODBORNÝCH KOMPETENCÍAKADEMICKÝCH PRACOVNÍKŮ OSTRAVSKÉUNIVERZITY V OSTRAVĚ A SLEZSKÉ UNIVERZITY V OPAVĚ ANALYTICKÉ PROGRAMOVÁNÍ Eva Volná Zuzana Komínková Oplatková Roman Šenkeřík OBSAH PRESENTACE
Faculty of Information Technology, Brno University of Technology. testovací sady. Výstupem predikce je zpravidla odpověd,
http://excel.fit.vutbr.cz Předpověd nových chyb pomocí dolování dat v historii výsledků testů Filip Matys* Abstrakt Rozsáhlé open source systémy prochází náročným a často neřízeným vývojem. Jediným způsobem,
Využití neuronové sítě pro identifikaci realného systému
1 Portál pre odborné publikovanie ISSN 1338-0087 Využití neuronové sítě pro identifikaci realného systému Pišan Radim Elektrotechnika 20.06.2011 Identifikace systémů je proces, kdy z naměřených dat můžeme
Doc. Ing. Daniel Kaminský, CSc. ELCOM, a.s.
Doc. Ing. Daniel Kaminský, CSc. ELCOM, a.s. Úplné počítačové propojení a) výrobních strojů, b) zpracovávaných produktů a polotovarů a c) všech dalších systémů a subsystémů průmyslového podniku (včetně
WP26: Pokročilé ICT systémy vozidel návrh a testování Vedoucí konsorcia podílející se na pracovním balíčku
Popis obsahu balíčku WP26: Pokročilé ICT systémy vozidel návrh a testování WP26: Pokročilé ICT systémy vozidel návrh a testování Vedoucí konsorcia podílející se na pracovním balíčku České vysoké učení
Programovatelné obvody a SoC. PI-PSC
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Programovatelné obvody a SoC. PI-PSC doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii ČVUT v
Vývoj řízený testy Test Driven Development
Vývoj řízený testy Test Driven Development Richard Salač, Ondřej Lanč Fakulta jaderná a fyzikálně inženýrská České vysoké učení technické v Praze 23. - 30. 10. 2012 Obsah 1 Testování 2 Klasický přístup
Centrum kompetence automobilového průmyslu Josefa Božka - AutoSympo a Kolokvium Božek 2. a , Roztoky -
Popis obsahu balíčku WP26: Pokročilé ICT systémy vozidel návrh a testování WP26: Pokročilé ICT systémy vozidel návrh a testování Vedoucí konsorcia podílející se na pracovním balíčku České vysoké učení
Local Interconnect Network - LIN
J. Novák Czech Technical University in Prague Faculty of Electrical Engineering Dept. Of Measurement Distributed Systems in Vehicles CAN LIN MOST K-line Ethernet FlexRay Základní charakteristiky nízká
XC3000(A) / XC3100(A)
FPGA Xilinx SPARTAN 1. FPGA Xilinx historie Řada XC2000 byla historicky první FPGA (rok 1984), v současné době se již nedodává. Principy použité pro její konstrukci byly natolik geniální, že jsou na nich
Vytvoření portálu odboru strukturálních fondů Ministerstva vnitra a zajištění jeho hostingu na serveru dodavatele
MINISTERSTVO VNITRA odbor strukturálních fondů č.j. MV- 82945-5 /OSF Praha dne 24. listopadu 2009 Počet listů: 5 Odpověď zadavatele na otázky ze dne 20. listopadu 2009 k Zadávací dokumentaci na veřejnou
Architektura softwarových systémů
Architektura softwarových systémů Definice, Strukturní a Procesní doporučení Ing. Tomáš Černý, MSCS Pojem softwarové architektury (SA) Obvyklé způsoby vysvětlování pojmu SA komponenty a vazby celková struktura
Vzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y Rovnicí y = x 1. Přiřazení signálů:
Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y 0 0 0 0 1 0 1 0 0 1 1 1 Rovnicí
GTL GENERATOR NÁSTROJ PRO GENEROVÁNÍ OBJEKTŮ OBJEKTY PRO INFORMATICA POWERCENTER. váš partner na cestě od dat k informacím
GTL GENERATOR NÁSTROJ PRO GENEROVÁNÍ OBJEKTŮ OBJEKTY PRO INFORMATICA POWERCENTER váš partner na cestě od dat k informacím globtech spol. s r.o. karlovo náměstí 17 c, praha 2 tel.: +420 221 986 390 info@globtech.cz
SMART GRID SYSTEM TECHNOLOGIE PRO ANALYTIKU A SPRÁVU ENERGETICKÝCH SÍTÍ. Představení společnosti Analyzátor sítě
ENERTIG SMART GRID SYSTEM TECHNOLOGIE PRO ANALYTIKU A SPRÁVU ENERGETICKÝCH SÍTÍ Představení společnosti Analyzátor sítě www.enertig.cz Kdo jsme Jsme česká společnost dodávající na trhy v České, Polské
... sekvenční výstupy. Obr. 1: Obecné schéma stavového automatu
Předmět Ústav Úloha č. 10 BDIO - Digitální obvody Ústav mikroelektroniky Komplexní příklad - návrh řídicí logiky pro jednoduchý nápojový automat, kombinační + sekvenční logika (stavové automaty) Student
Teorie systémů TES 10. Měkké systémy metodiky
Evropský sociální fond. Praha & EU: Investujeme do vaší budoucnosti. Teorie systémů TES 10. Měkké systémy metodiky ZS 2011/2012 prof. Ing. Petr Moos, CSc. Ústav informatiky a telekomunikací Fakulta dopravní
Organizace předmětu, podmínky pro získání klasifikovaného zápočtu
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Organizace předmětu, podmínky pro získání klasifikovaného zápočtu Kurz A0B38FPGA Aplikace
Cíle. Teoretický úvod
Předmět Ú Úloha č. 7 BIO - igitální obvody Ú mikroelektroniky Sekvenční logika návrh asynchronních a synchronních binárních čítačů, výhody a nevýhody, využití Student Cíle Funkce čítačů a použití v digitálních
PROCES ZAJIŠTĚNÍ FUNKČNÍ BEZPEČNOSTI STROJE
PROCES ZAJIŠĚNÍ FUNKČNÍ BEZPEČNOSI SROJE Funkční bezpečnost (functional safety) nazýváme tu část celkové bezpečnosti stroje, která závisí na bezporuchové funkci stroje, je tedy závislá na správné činnosti
EXTRAKT z technické normy ISO
EXTRAKT z technické normy ISO Extrakt nenahrazuje samotnou technickou normu, je pouze informativním materiálem o normě. Inteligentní dopravní systémy Kooperativní ITS Zkušební architektura ISO/TS 20026
Vývoj informačních systémů. Obecně o IS
Vývoj informačních systémů Obecně o IS Informační systém Informační systém je propojení informačních technologií a lidských aktivit směřující k zajištění podpory procesů v organizaci. V širším slova smyslu
PRVNÍ ELASTICKÝ INFORMAČNÍ SYSTÉM : QI
PRVNÍ ELASTICKÝ INFORMAČNÍ SYSTÉM : QI Cyril Klimeš a) Jan Melzer b) a) Ostravská univerzita, katedra informatiky a počítačů, 30. dubna 22, 701 03 Ostrava, ČR E-mail: cyril.klimes@osu.cz b) DC Concept
BRDSM: Komplexní systém dynamického řízení kvality plynule odlévané oceli
BRDSM: Komplexní systém dynamického řízení kvality plynule odlévané oceli Registrační číslo: 132071 Garant výsledku: prof. Ing. Josef Štětina, Ph.D. Typ: Software - R Rok vydání: 30. 12. 2016 Instituce:
ŘÍZENÍ KVALITY VE SLUŽEBNÍCH ÚŘADECH Podpora profesionalizace a kvality státní služby a státní správy, CZ /0.0/0.
ŘÍZENÍ KVALITY VE SLUŽEBNÍCH ÚŘADECH Podpora profesionalizace a kvality státní služby a státní správy, CZ.03.4.74/0.0/0.0/15_019/0006173 Konference Moderní veřejná správa Národní konference kvality ve
Bc. Jan Stanek, Západočeská univerzita v Plzni, Univerzitní 8, Plzeň Česká republika
VYUŽITÍ POKROČILÝCH CAD/CAM SIMULACÍ PRO NÁVRH SPECIÁLNÍHO HORIZONTKOVÉHO PRACOVIŠTĚ. SVOČ FST 2018 Bc. Jan Stanek, Západočeská univerzita v Plzni, Univerzitní 8, 306 14 Plzeň Česká republika ABSTRAKT
10. Techniky formální verifikace a validace
Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt EVROPSKÝ SOCIÁLNÍ FOND PRAHA & EU: INVESTUJENE DO VAŠÍ BUDOUCNOSTI 10. Techniky formální verifikace a validace 1 Simulace není
Aplikace pro srovna ní cen povinne ho ruc ení
Aplikace pro srovna ní cen povinne ho ruc ení Ukázkový přiklad mikroaplikace systému Formcrates 2010 Naucrates s.r.o. Veškerá práva vyhrazena. Vyskočilova 741/3, 140 00 Praha 4 Czech Republic tel.: +420
Číslicová filtrace. FIR filtry IIR filtry. ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Číslicová filtrace FIR filtry IIR filtry Tyto materiály vznikly za podpory Fondu rozvoje
POPIS STANDARDU CEN TC278/WG1. Oblast: ELEKTRONICKÉ VYBÍRÁNÍ POPLATKŮ (EFC) Zkrácený název: ZKUŠEBNÍ POSTUPY 2. Norma číslo:
POPIS STANDARDU CEN TC278/WG1 Oblast: ELEKTRONICKÉ VYBÍRÁNÍ POPLATKŮ (EFC) Zkrácený název: ZKUŠEBNÍ POSTUPY 2 Norma číslo: 14907-2 Norma název (en): RTTT EFC - TEST PROCEDURES FOR USER AND FIXED EQUIPMENT
ZÁVĚREČNÁ ZPRÁVA - ANALÝZA GRANTOVÝCH PROJEKTŮ PRIORITNÍ OSY 1 V RÁMCI 1. A 2. VÝZVY OPVK
ZÁVĚREČNÁ ZPRÁVA - ANALÝZA GRANTOVÝCH PROJEKTŮ PRIORITNÍ OSY 1 V RÁMCI 1. A 2. VÝZVY OPVK OBSAH: 1. Úvod... 3 2. Metodologie... 4 2.1 Základní nástroje sběr dat:... 4 2.2 Základní nástroje analýza a syntéza:...
VYHLEDÁNÍ NEJDELŠÍHO SHODNÉHO PREFIXU V FPGA
VYHLEDÁNÍ NEJDELŠÍHO SHODNÉHO PREFIXU V FPGA Jiří Tobola Výpočetní technika a informatika, 2. ročník, prezenční studium Školitel: Vladimír Drábek Fakulta informačních technologií, Vysoké učení technické
Kryptoanalýza šifry PRESENT pomocí rekonfigurovatelného hardware COPACOBANA
Kryptoanalýza šifry PRESENT pomocí rekonfigurovatelného hardware COPACOBANA Jan Pospíšil, pospij17@fit.cvut.cz, Martin Novotný, novotnym@fit.cvut.cz Katedra číslicového návrhu Fakulta informačních technologíı
Architektura počítačů
Architektura počítačů Studijní materiál pro předmět Architektury počítačů Ing. Petr Olivka katedra informatiky FEI VŠB-TU Ostrava email: petr.olivka@vsb.cz Ostrava, 2010 1 1 Architektura počítačů Pojem
Laserový skenovací systém LORS vývoj a testování přesnosti
Laserový skenovací systém LORS vývoj a testování přesnosti Ing. Bronislav Koska Ing. Martin Štroner, Ph.D. Doc. Ing. Jiří Pospíšil, CSc. ČVUT Fakulta stavební Praha Článek popisuje laserový skenovací systém
Srovnání vývoje vybraných strukturálních indikátorů v České republice, Slovensku, Polsku a Maďarsku
Srovnání vývoje vybraných strukturálních indikátorů v České republice, Slovensku, Polsku a Maďarsku Ing. Zdeněk Brož Abstrakt Příspěvek se zabývá problematikou strukturálních indikátorů sledovaných Evropskou
Honeywell & Masarykova univerzita v Brně
Honeywell & Masarykova univerzita v Brně Představení projektu ifest a dosavadních výsledků jeho řešení Ing. Jan Beran, Ph.D., Advanced Technology Europe (Platform Systems), Honeywell International Představení
Technologická agentura ČR program ALFA
Technologická agentura ČR program ALFA Program ALFA Veřejná soutěž ve výzkumu, vývoji a inovacích je vyhlašována: dle zákona č. 130/2002 Sb., o podpoře výzkumu, experimentálního vývoje a inovací z veřejných
Technická univerzita v Liberci
Technická univerzita v Liberci Fakulta mechatroniky, informatiky a mezioborových studií Rekonfigurovatelný systém na FPGA obvodu Autoreferát disertační práce Liberec 2014 Ing. Tomáš Drahoňovský Rekonfigurovatelný
Disková pole (RAID) 1
Disková pole (RAID) 1 Architektury RAID Důvod zavedení RAID: reakce na zvyšující se rychlost procesoru. Pozice diskové paměti v klasickém personálním počítači vyhovuje pro aplikace s jedním uživatelem.
VEŘEJNÉ ZAKÁZKY A EFEKTIVNOST. Jan Pavel
VEŘEJNÉ ZAKÁZKY A EFEKTIVNOST Jan Pavel Odborní recenzenti: prof. Ing. Juraj Nemec, CSc. doc. Mgr. Emília Beblavá, PhD. Tato kniha vznikla s podporou GA ČR v rámci řešení projektu č. P403/11/0458 Analýza
Versiondog 3.1.0 Lukáš Rejfek, Pantek (CS) s.r.o. 7/2014
Versiondog 3.1.0 Lukáš Rejfek, Pantek (CS) s.r.o. 7/2014 Strana 2 Versiondog 3.1.0 Nová verze systému Versiondog 3.1.0 přináší oproti předchozí verzi 3.0.3 celou řadu nových funkčností. Zásadní změnou
Projekt: Přístupový terminál
Projekt: Přístupový terminál 1. Zadání 1. Seznamte se s přípravkem FITKit a způsobem připojení jeho periférií, zejména klávesnice a LCD displeje. 2. Prostudujte si zdrojové kódy projektu v jazyce VHDL.
U Úvod do modelování a simulace systémů
U Úvod do modelování a simulace systémů Vyšetřování rozsáhlých soustav mnohdy nelze provádět analytickým výpočtem.často je nutné zkoumat chování zařízení v mezních situacích, do kterých se skutečné zařízení
Software pro formování dielektrika kondenzátorů
VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ FAKULTA ELEKTROTECHNIKY A KOMUNIKAČNÍCH TECHNOLOGIÍ ÚSTAV FYZIKY Software pro formování dielektrika kondenzátorů Číslo projektu: TA02020998 Číslo výsledku: 27267 Spolupracující
Návod pro použití snímače tlaku s rozhraním IO-Link
Návod pro použití snímače tlaku Vytvořil: Ing. Ondřej Čožík Datum: 12. 2. 2015 Rev: 1.0 Obsah OBSAH... 1 ÚVOD... 2 1. POŽADAVKY PRO MOŽNOST ZAPOJENÍ SNÍMAČE DO PRŮMYSLOVÉ SÍTĚ... 2 1.1. STRUKTURA SÍTĚ...
Připravte se na konjunkturu se systémem řízení údržby SGM. SGM moderní nástroj pro řízení údržby nejen výrobních zařízení
Připravte se na konjunkturu se systémem řízení údržby SGM SGM moderní nástroj pro řízení údržby nejen výrobních zařízení 30.3.2010 konference EAM, Brno Boris Soukeník ředitel Synergit s.r.o. Agenda prezentace
SPECIFIKA CERTIFIKACE PODLE ČSN EN ISO 9001:2001 V ORGANIZACÍCH, KTERÉ SE ZABÝVAJÍ VÝVOJEM SOFTWARE
SPECIFIKA CERTIFIKACE PODLE ČSN EN ISO 9001:2001 V ORGANIZACÍCH, KTERÉ SE ZABÝVAJÍ VÝVOJEM SOFTWARE Václav Šebesta Ústav informatiky Akademie věd ČR, e-mail: vasek@cs.cas.cz Abstrakt Jestliže ještě před
INFORMAČNÍ A KOMUNIKAČNÍ TECHNOLOGIE
Název školy: Střední odborná škola stavební Karlovy Vary Sabinovo náměstí 16, 360 09 Karlovy Vary Autor: Ing. Hana Šmídová Název materiálu: VY_32_INOVACE_12_HARDWARE_S1 Číslo projektu: CZ 1.07/1.5.00/34.1077
Bezpečnostní logické obvody (BLO) strojů a strojních zařízení
Bezpečnostní logické obvody (BLO) strojů a strojních zařízení Určeno pro studenty bakalářských studijních programů na FBI Obsah: Úvod do legislativy bezpečnosti strojů a strojního zařízení 1. Obecně 2.
Sítě Jean Monnet (politická debata s akademickým světem)
Sítě Jean Monnet (politická debata s akademickým světem) Co je to síť Jean Monnet? Sítě Jean Monnet podporují zakládání a rozvoj konsorcií mezinárodních účastníků (vysokoškolských institucí, výzkumných
Aplikace obrazové fúze pro hledání vad
Marek Vajgl, Irina Perfilieva, Petr Hurtík, Petra Hoďáková Národní superpočítačové centrum IT4Innovations Divize Ostravské univerzity Ústav pro výzkum a aplikaci fuzzy modelování Ostrava, Česká republika
Úvod do expertních systémů
Úvod do expertních systémů Expertní systém Definice ES (Feigenbaum): expertní systémy jsou počítačové programy, simulující rozhodovací činnost experta při řešení složitých úloh a využívající vhodně zakódovaných,
VYUŽITÍ SNÍMACÍCH SYSTÉMU V PRŮMYSLOVÉ AUTOMATIZACI SVOČ FST 2019
VYUŽITÍ SNÍMACÍCH SYSTÉMU V PRŮMYSLOVÉ AUTOMATIZACI SVOČ FST 2019 Bc. Michael Froněk Západočeská univerzita v Plzni Univerzitní 8, 306 14 Plzeň Česká republika ABSTRAKT Práce se zabývá řešením problému