Násobičky, Boothovo překódování. Demonstrační cvičení 7

Rozměr: px

Začít zobrazení ze stránky:

Download "Násobičky, Boothovo překódování. Demonstrační cvičení 7"

Ludmila Hájková
před 8 lety
Počet zobrazení:

1 Násobičky, Boothovo překódování INP Demonstrační cvičení 7

2 Obsah Princip násobení Sekvenční a kombinační násobička Kombinační násobičky ve VHDL Násobení se znaménkem (FX) Boothovo překódování, VHDL

3 Násobení s pevnou řádovou čárkou

4 Sekvenční násobička (Postupně) dodáme bity operandů A a B, přivedeme hodinový signál CLK a po k taktech získáme součin C Zpoždění je dáno max. možnou frekvencí CLK a počtem taktů nutných k výpočtu Výhoda: plocha na čipu, Nevýhoda: rychlost

5 Kombinační násobička Dodáme operandy A a B a čekáme na součin C Zpoždění je obvykle dáno zpožděním logiky na cestě k nejvyššímu bitu součinu Výhoda: rychlost, Nevýhoda: plocha na čipu Výsledné zpoždění 16x zpoždění logického členu

Výhoda: rychlost, Nevýhoda: plocha na čipu 12 10 12 1 7 6 7 8 10 4 6 5 8

6 Násobička s uchováním přenosu ve VHDL entity MULT is port ( A, B : in std_logic_vector(3 downto 0); PROD : out std_logic_vector(7 downto 0)); end MULT; architecture RTL1 of MULT is constant N : integer := 4; subtype p1ary is std_logic_vector(n-1 downto 0); type pary is array(0 to N) of p1ary; signal PP, PC, PS : pary; component FA - full adder port ( A, B, CI : in std_logic; S, COUT : out std_logic); end component; component ANDG - and gate port ( A, B : in std_logic; C : out std_logic); end component; subtype = omezená podmnožina typu PP-partial product PC-partial carry PS-partial sum j-row number k-column number

PC, PS : pary; component FA - full adder port ( A, B, CI : in std_logic; S, COUT : out std_logic); end component; component ANDG - and gate port ( A, B :

7 begin pgen : for j in 0 to N-1 generate pgen1 : for k in 0 to N-1 generate and0 : ANDG port map ( A => A(k), B => B(j), C => PP(j)(k)); PC(0)(j) <= '0'; PS(0) <= PP(0); PROD(0) <= PP(0)(0); -- nultý bit výsledku vytvoříme částečné součiny addr : for j in 1 to N-1 generate addc : for k in 0 to N-2 generate fa0 : FA port map ( A => PP(j)(k), B => PS(j-1)(k+1), CI => PC(j-1)(k), S => PS(j)(k), COUT => PC(j)(k)); PROD(j) <= PS(j)(0); PS(j)(N-1) <= PP(j)(N-1); PC(N)(0) <= '0';

součiny addr : for j in 1 to N-1 generate addc : for k in 0 to N-2 generate fa0 : FA port map ( A => PP(j)(k), B =>

8 begin pgen : for j in 0 to N-1 generate pgen1 : for k in 0 to N-1 generate and0 : ANDG port map ( A => A(k), B => B(j), C => PP(j)(k)); PC(0)(j) <= '0'; PS(0) <= PP(0); PROD(0) <= PP(0)(0); -- nultý bit výsledku addr : for j in 1 to N-1 generate addc : for k in 0 to N-2 generate fa0 : FA port map ( A => PP(j)(k), B => PS(j-1)(k+1), CI => PC(j-1)(k), S => PS(j)(k), COUT => PC(j)(k)); PROD(j) <= PS(j)(0); PS(j)(N-1) <= PP(j)(N-1); PC(N)(0) <= '0'; Sčítačky řádků 1..N-1 PP-partial product PC-partial carry PS-partial sum j-row number k-column number

generate fa0 : FA port map ( A => PP(j)(k), B => PS(j-1)(k+1), CI => PC(j-1)(k), S => PS(j)(k), COUT => PC(j)(k)); PROD(j) <= PS(j)(0);

9 Sčítačky v posledním řádku addlast : for k in 1 to N-1 generate fa1 : FA port map ( A => PS(N-1)(k), B => PC(N-1)(k-1), CI => PC(N)(k-1), S => PS(N)(k), COUT => PC(N)(k)); PROD(2*N-1) <= PC(N)(N-1); PROD(2*N-2 downto N) <= PS(N)(N-1 downto 1); end RTL1; PP-partial product PC-partial carry PS-partial sum j-row number k-column number

PC(N)(k)); PROD(2*N-1) <= PC(N)(N-1); PROD(2*N-2 downto N) <= PS(N)(N-1 downto 1);

10 Plocha a doba výpočtu Předpokládejme násobení N-bitů x M-bitů Potřebujeme (N-1)*M sčítaček (některé mohou být poloviční) Zpoždění (předpokládejme, že zpoždění 1 FA odpovídá zpoždění 2 hradel) + 1 x hradlo AND (první částečný součin) + M-1 řádků sčítaček + N-1 sčítaček v posledním řádku + Celkem 2*(M-1 + N-1) + 1 [zpoždění hradla]

odpovídá zpoždění 2 hradel) + 1 x hradlo AND (první částečný součin) + M-1 řádků

11 Násobení čísel se znaménkem -4*-14 na 4b+1b na znaménko => 2x5b => zn. až do 10b!!! (-4) (-14) b Nutnost šířit znaménko dílčích součinů a sčítat dílčí součiny i pro bity rozšířeného znaménka násobitele. (+56d) Možné řešení: použití Boothova překódování

1111111100 1111111100 1111111100 1111111100 0 0000111000b Nutnost šířit znaménko dílčích

12 Boothovo překódování po 1 bitu (radix 2) Překódujeme násobitel podle tabulky: překódovávaný bit bit vpravo kód Příklad (4b+1b zn.): -4 x 14-4 = 11100, +4 = 00100, -14 = Překódování -14: > (-4) (-7) 0 (0) (+4) (-4) => 5 součtů namísto deseti 0 (0) (+4) (=56)

): -4 x 14-4 = 11100, +4 = 00100, -14 = 10010 Překódování -14: 100100 -> -1 0 1-1 0 111

13 Boothovo překódování po 2 bitech (radix 4) překódovávané bity bit vpravo kód Musíme přejít na sudý počet bitů (6) umožňující zobrazit též dvojnásobky násobence. Př. 7 x 10: 7=000111, -10= Překódujeme násobitel: = = = (7) (-10) (-14) posun o 2 bity (+14) (-7) (-70) Vroubení znaménka (7) (-10) (-14) (+14) (-7) (-70)

7 x 10: 7=000111, -10=110110 Překódujeme násobitel: -1 2-2 -7=111001 14=001110-14=110010 000111 (7) -1 2-2 (-10) 11111110010 (-14)

14 Boothovo překódování s radixem 4 ve VHDL library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity RECODER is port ( DIN : in std_logic_vector(15 downto 0); BIT3 : in std_logic_vector( 2 downto 0); DOUT : out std_logic_vector(16 downto 0)); end RECODER; architecture RTL of RECODER is constant N : integer := 16; subtype bitn1 is std_logic_vector(n downto 0); function COMP2 (D : in bitn1) return bitn1 is variable Dn : bitn1; begin Dn := not D; return(dn+1); end COMP2; Příklad funkce ve VHDL (vrací dvojkový doplněk D)

std_logic_vector(16 downto 0)); end RECODER; architecture RTL of RECODER is constant N : integer := 16; subtype bitn1 is

15 Boothovo překódování s radixem 4 ve VHDL (2) begin process (DIN, BIT3) begin case BIT3 is when "001" "010" => DOUT <= DIN(N-1) & DIN; when "101" "110" => DOUT <= COMP2(DIN(N-1) & DIN); when "100" => DOUT <= COMP2(DIN & '0'); when "011" => DOUT <= DIN & '0'; when others => DOUT <= (DOUT'range => '0'); end case; end process; end RTL; překódovávané bity bit vpravo kód

COMP2(DIN & '0'); when "011" => DOUT <= DIN & '0'; when others => DOUT <= (DOUT'range => '0'); end case;

16 Boothovo překódování: radix 16 Postup podle obecného Boothova algoritmu: 1. Zopakujeme nejvyšší bit skupiny 2. K takto získané hodnotě přičteme hodnotu nejvyššího bitu skupiny vpravo od překódovávané skupiny 3. Výsledná hodnota je binárním vyjádřením relativní číslice Úloha: překódujte číslo -600 na 12 bitech -600 =

K takto získané hodnotě přičteme hodnotu nejvyššího bitu skupiny vpravo od

17 Literatura Drábek, V.: Výstavba počítačů, skriptum VUT v Brně, Chang, K. C.: Digital Design and Modeling with VHDL and Synthesis. Chang, K. C.: Digital Systems Design with VHDL and Synthesis.

Podobné dokumenty

Sčítačky Válcový posouvač. Demonstrační cvičení 6

Sčítačky Válcový posouvač. Demonstrační cvičení 6 Sčítačky Válcový posouvač INP Demonstrační cvičení 6 Poloviční sčítačka (Half Adder) A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 A B HA S C S: A C: A 0 1 0 0 1 0 B 0 1 B S