Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
|
|
- Růžena Doležalová
- před 4 lety
- Počet zobrazení:
Transkript
1 Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D.
2 Realizace kombinačních logických funkcí Realizace kombinační logické funkce = sestavení zapojení obvodu, který ze vstupních proměnných vytvoří výstupní proměnné v souhlasu se zadanou logickou funkcí. použití moderních mikroelektronických součástek často stačí jediný IO (katalog nebo PROM nebo PLD) základní způsob realizace kombinační logické funkce = pomocí kombinačních logických obvodů představujících realizaci základních logických členů v integrované podobě, kdy se vychází ze zápisu logické funkce v některém z výše uvedených tvarů součtu součinů nebo součinu součtů.
3 Realizace kombinačních logických funkcí Při realizaci - zápis funkce v součtovém nebo součinovém tvaru výhodné použít logické členy téhož typu, tj. buď součinové nebo součtové y = a c + a b c
4 Realizace kombinačních logických funkcí Zápis v součtovém tvaru y = a c + a b c y ( a c ) ( a b c) ) = y = ( a + c) + ( a + b + c ) 3 hradla, 14 tranz. 4 hradla, 16 tranz., větší zpoždění Realizace funkce y na základě součtového tvaru zápisu
5 Realizace kombinačních logických funkcí Zápis v součinovém tvaru ( a + b) ( a + c ) ( a c) y = + ( a + b) + ( a + c ) + ( a c) ) = y = ( a b ) ( a c) ( a c ) y + 4 hradla, 18 tranz. 5 hradel, 20 tranz., větší zpoždění Realizace funkce y na základě součinového tvaru zápisu
6 Realizace kombinačních logických funkcí Realizace FPGA nebo CPLD y součtový tvar = a c + a b c nebo součinový tvar ( a + b) ( a + c ) ( a c) y = + NA ZPŮSOBU ZÁPISU NEZÁLEŽÍ!!!! NÁVRHOVÝ SYSTÉM DANOU FUNKCI UPRAVÍ A ZMINIMALIZUJE!!!!
7 Realizace kombinačních logických funkcí 2-to-1 MUX y = AS + BS S A B Y
8 Realizace kombinačních logických funkcí 4-to-1 MUX y = AS + 1S0 + BS1S0 + CS1S0 DS1S0 S 1 S 0 Y 0 0 A 0 1 B 1 0 C 1 1 D
9 Realizace logických funkcí pomocí MUX A B C Y A B Y C 1 0 C A Y 0 BC 1 B+C Vyjádřete výslednou logickou funkci!!!
10 Realizace logických funkcí pomocí MUX Závěr: Realizace logické funkce s využitím multiplexoru je jen dalším způsobem, jak vyjádřit logickou funkci. S obecné rovnice multiplexoru se dá následně elegantně vyjádřit výsledná logická funkce.
11 VHDL popis MUX 2-to-1 komb. log. funkce 2-to-1 MUX VHDL popis entity mux_2 is Port (A,B,C,D : in STD_LOGIC; S : in STD_LOGIC); Y : out STD_LOGIC); end mux_2; architecture Behavioral of mux_2 is begin Y <= (A and not S) or (B and S); end Behavioral;
12 VHDL popis MUX 4-to-1 komb. log. funkce 4-to-1 MUX VHDL popis entity mux_4 is Port (A,B,C,D : in STD_LOGIC; S : in STD_LOGIC_VECTOR (1 downto 0); Y : out STD_LOGIC); end mux_4; architecture Behavioral of mux_4 is begin y <= (A and not S(1) and not S(0)) or (B and S(1) and not S(0)) or (C and not and S(1) S(0)) or (D and S(1) and S(0)); end Behavioral;
13 Typy dat Standard IEEE 1076 definuje dále typy (pole) std_ulogic_vector a std_logic_vector, některé další subtypy a také funkce pro přetížení operátorů, konverzní funkce a další užitečné pomůcky S typem std_logic a s odpovídajícím složeným typem std_logic_vector pracujeme při syntéze nejčastěji. Celočíselné typy - SIGNAL a: integer RANGE 0 TO 255; Typy pole -Nejběžnější typy tohoto druhu jsou definovány ve standardech 1076 a 1164 TYPE bit_vector IS ARRAY (natural RANGE <>) OF bit; TYPE std_logic_vector IS ARRAY (natural RANGE <>) OF std_logic;
14 Signály typu std_logic, std_logic_vector Standard IEEE 1164 definuje typ std_logic type std_logic is ( 'U', -- Uninitialized 'X', -- Forcing Unknown '0', -- Forcing 0 '1', -- Forcing 1 'Z', -- High Impedance 'W', -- Weak Unknown 'L', -- Weak 0 'H', -- Weak 1 '-' -- Don't Care ); Vnitřní signál signál vyskytující se pouze uvnitř obvodu, není definován v entitě!!!! Př.: Vytvoření vnitřního 1-bitového signálu x - vni SIGNAL x: std_logic; Př.: Vytvoření vnitřního 8-bitového signálu x SIGNAL x: std_logic_vector (7 downto 0); Použití typů std_logic, std_logic_vector před deklaraci entity je nutné zapsat library IEEE; use IEEE.STD_LOGIC_1164.ALL;
15 VHDL popis MUX 2-to-1 komb. log. funkce Použití vnitřních signálů entity mux_2 is Port (A,B S Y end mux_2; : in STD_LOGIC; : in STD_LOGIC); : out STD_LOGIC); architecture Behavioral of mux_2 is signal x1, x2 : std_logic; begin Y <= x1 or x2; x1 <= A and not S; -- vnitrni signal x1 x2 <= B and S; -- vnitrni signal x2 end Behavioral;
16 Příklad - Nádrž v chemické továrně Zadání: Nádrž v chemické továrně je potřeba vybavit ochranným systémem. V nádrží je nutné sledovat teplotu, tlak a úroveň hladiny kyseliny. Ochranný systém je zobrazen na obrázku. Obsahuje tři senzory a tři indikační diody. D1 A B C teplotní senzor tlakový senzor senzor úrovně hladiny ochranný systém D2 D3
17 Příklad - Nádrž v chemické továrně Vlastnosti: 1) Dioda D1 indikuje stav, kdy je v nádrži vše v pořádku a může dojít k překroční hodnot pouze jedné sledované veličiny. 2) Dioda D2 indikuje stav, kdy dojde k překročení pouze dvou hodnot sledovaných veličin. 3) Dioda D3 indikuje stav, pokud všechny tři senzory detekují, že došlo k překročení hodnot sledovaných veličin. Možnosti realizace: 1) Pravdivostní tabulka + diskrétní dig. součástky minimalizace, realizace pomocí diskrétních digitálních součástek řady 74.. nebo ) Pravdivostní tabulka + obvod CPLD nebo FPGA není potřeba minimalizace, realizace v návrhovém systému ISE Webpack v jazyce VHDL do obvodu CPLD nebo FPGA (návrhový systém má v sobě zabudované minimalizační a optimalizační algoritmy) 3) Behaviorální popis + obvod CPLD nebo FPGA behaviorální popis systému v jazyce VHDL, není potřeba pravdivostní tabulka
18 Příklad - Nádrž v chemické továrně Řešení 1 pravdivostní tabulka + diskrétní dig. součástky: A B C D1 D2 D Minimalizace - DeMorganovy zákony A D2 = D3 = D1 = A C + B C + A B C B A B C + A B C + A B C A B C
19 Příklad - Nádrž v chemické továrně Řešení 2 pravdivostní tabulka + obvody CPLD nebo FPGA: 1) Možnost realizovat minimalizovanou funkci 2) Možnost realizovat přímo z pravdivostní tabulky (minimalizační a optimalizační algoritmy zabudované v ISE WebPack) entity digi_top is Port ( a,b,c : in STD_LOGIC; d1,d2,d3 : out STD_LOGIC); end digi_top; architecture Behavioral of digi_top is signal x1,x2,x3 : std_logic; -- vnitrni signaly begin -- detekce prekroceni maximalne jedne sledovane veliciny -- (neminimalizovana funkce) d1 <= (not a and not b and not c) or (not a and not b and c) or (not a and b and not c) or (a and not b and not c);
20 Příklad - Nádrž v chemické továrně -- detekce prekroceni dvou sledovanych velicin x1 <= not(a) and b and c; x2 <= a and b and not(c); x3 <= a and not(b) and c; d2 <= x1 or x2 or x3; -- detekce prekroceni vsech tri sledovanych velicin d3 <= a and b and c; end Behavioral; not a bc & x1 a b not c & x2 1 d1 a not b c & x3
21 Příklad - detektor sudé parity
22 Příklad - detektor sudé parity
23 Detektor sudé parity využití hradla XOR
24 Souběžné příkazy v jazyce VHDL when-else Výraz boolean_expr_i (i=1,2,3,,n) je Boolean výraz a vrací hodnotu true nebo false Tyto Boolean výrazy se provádějí postupně dokud není jeden z těchto výrazu nenabývá logickou hodnotu true Signálu signal_name se následně přiřadí příslušná hodnota value_expr_i (i=1,2,3,,n) podle Boolean výrazu Poslední hodnota value_expr_n se přiřadí, pokud ani jeden z Boolean výrazů nenabývá logickou hodnotu true Záleží na pořadí řádku, je zde definována priorita!!!!!!!!!!!
25 Souběžné příkazy v jazyce VHDL when-else Koncepční schéma s využitím MUX pro souběžný příkaz when-else
26 Souběžné příkazy v jazyce VHDL when-else Koncepční schéma s využitím jednoho when-else Koncepční schéma s využitím dvou when-else
27 Souběžné příkazy v jazyce VHDL when-else Koncepční schéma s využitím třech when-else
28 Souběžné příkazy v jazyce VHDL when-else Schéma na hradlové úrovni 1-bit MUX 2-1 Schéma na hradlové úrovni 3-bit MUX 2-1
29 Souběžné příkazy v jazyce VHDL when-else Příklad: mějme následující popis v jazyce VHDL Koncepční schéma Schéma na hradlové úrovni
30 Souběžné příkazy v jazyce VHDL when-else Příklad: 1-bit MUX 4-1 entity mux_4 is Port (A,B,C,D : in STD_LOGIC; S : in STD_LOGIC_VECTOR (1 downto 0); Y : out STD_LOGIC); end mux_4; architecture Behavioral of mux_4 is begin y <= A when (S="00") else B when (S="01") else C when (S="10") else D; end Behavioral;
31 Souběžné příkazy v jazyce VHDL when-else Příklad: dekodér 1z4, funkce je dána pravdivostní tabulkou
32 Praktické využití dekodéru 1z4 Řízení komunikace čtyř zařízení s nadřazeným systémem dev0 dev1 dev2 nadřazený systém (např. mikrokontrolér) dev3 y0 y1 y2 y3 dekodér 1z4 en a b
33 Souběžné příkazy v jazyce VHDL when-else Příklad: prioritní enkodér, funkce je dána pravdivostní tabulkou
34 Souběžné příkazy v jazyce VHDL when-else Příklad: prioritní enkodér 4-to-2, funkce je dána pravdivostní tabulkou
35 Příklad - Nádrž v chemické továrně Vlastnosti: 1) Dioda D1 indikuje stav, kdy je v nádrži vše v pořádku a může dojít k překroční hodnot pouze jedné sledované veličiny. 2) Dioda D2 indikuje stav, kdy dojde k překročení pouze dvou hodnot sledovaných veličin. 3) Dioda D3 indikuje stav, pokud všechny tři senzory detekují, že došlo k překročení hodnot sledovaných veličin.
36 Souběžné příkazy v jazyce VHDL when-else Příklad: chemická nádrž ze snímku 14 entity nadrz is Port ( a,b,c : in STD_LOGIC; d1,d2,d3 : out STD_LOGIC); end nadrz; architecture Behavioral of nadrz is signal abc : std_logic_vector(2 downto 0); Begin abc <= a&b&c; --parametr slouceni, vytvoreni vektoru -- detekce prekroceni maximalne jedne sledovane veliciny d1 <= 1 when (abc= 100 or abc= 010 or abc= 001 or abc= 000 ) else 0 ; -- detekce prekroceni dvou sledovanych velicin d2 <= 1 when (abc= 110 or abc= 101 or abc= 011 ) else 0 ; -- detekce prekroceni vsech tri sledovanych velicin d3 <= 1 when (abc= 111 ) else 0 ; end Behavioral;
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Základní invertor v technologii CMOS dva tranzistory: T1 vodivostní kanál typ N T2 vodivostní kanál typ P při u VST = H nebo L je klidový proud velmi malý
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Stavové automaty enkódování Proces, který rozhoduje kolik paměťových prvků bude využito v paměťové části. Binární enkódování je nejpoužívanější. j počet stavů
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Klopné obvody jsou nejjednodušší sekvenční součástky Záleží na předcházejícím stavu Asynchronní klopné obvody reagují na změny vstupu okamžitě Synchronní
VíceSouhrn Apendixu A doporučení VHDL
Fakulta elektrotechniky a informatiky Univerzita Pardubice Souhrn Apendixu A doporučení VHDL Práce ke zkoušce z předmětu Programovatelné logické obvody Jméno: Jiří Paar Datum: 17. 2. 2010 Poznámka k jazyku
VíceJazyk VHDL zápis čísel, znaků a řetězců. Jazyk VHDL základní datové typy a operátory. Kurz A0B38FPGA Aplikace hradlových polí
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Jazyk VHDL zápis čísel, znaků a řetězců Jazyk VHDL základní datové typy a operátory Kurz
VícePříklady popisu základních obvodů ve VHDL
Příklady popisu základních obvodů ve VHDL INP - cvičení 2 Michal Bidlo, 2008 bidlom@fit.vutbr.cz entity Circuit is port ( -- rozhraní obvodu ); end Circuit; Proces architecture Behavioral of Circuit is
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Obvody s třístavovým výstupem dva tranzistory: vodivostní kanál typ N vodivostní kanál typ P X CS 3 stavový sa výstup Y P logika X 3 stavový výstup W N CS
VíceCíle. Teoretický úvod. BDIO - Digitální obvody Ústav mikroelektroniky Základní logická hradla, Booleova algebra, De Morganovy zákony Student
Předmět Ústav Úloha č. DIO - Digitální obvody Ústav mikroelektroniky Základní logická hradla, ooleova algebra, De Morganovy zákony Student Cíle Porozumění základním logickým hradlům NND, NOR a dalším,
VíceÚvod do jazyka VHDL. Jan Kořenek korenek@fit.vutbr.cz. Návrh číslicových systémů 2007-2008
Úvod do jazyka VHDL Návrh číslicových systémů 2007-2008 Jan Kořenek korenek@fit.vutbr.cz Jak popsat číslicový obvod Slovně Navrhněte (číslicový) obvod, který spočte sumu všech členů dané posloupnosti slovní
VíceNávrh základních kombinačních obvodů: dekodér, enkodér, multiplexor, demultiplexor
Předmět Ústv Úloh č. 2 BDIO - Digitální obvody Ústv mikroelektroniky Návrh zákldních kombinčních obvodů: dekodér, enkodér, multiplexor, demultiplexor Student Cíle Porozumění logickým obvodům typu dekodér,
VíceVzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y Rovnicí y = x 1. Přiřazení signálů:
Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y 0 0 0 0 1 0 1 0 0 1 1 1 Rovnicí
VíceVzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y. Rovnicí y = x 1. x 0. Přiřazení signálů: ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y 0 0 0 0 1 0 1 0 0 1 1 1 Rovnicí
VícePROGRAMOVATELNÁ LOGICKÁ POLE A JAZYKY HDL
PROGRAMOVATELNÁ LOGICKÁ POLE A JAZYKY HDL Doc. Ing. Jaromír Kolouch, CSc. Ústav radioelektroniky FEKT VUT v Brně, Purkyňova 118, kolouch@feec.vutbr.cz Přednáška má přinést informaci o současném stavu v
VíceNásobičky, Boothovo překódování. Demonstrační cvičení 7
Násobičky, Boothovo překódování INP Demonstrační cvičení 7 Obsah Princip násobení Sekvenční a kombinační násobička Kombinační násobičky ve VHDL Násobení se znaménkem (FX) Boothovo překódování, VHDL Násobení
VíceSčítačky Válcový posouvač. Demonstrační cvičení 6
Sčítačky Válcový posouvač INP Demonstrační cvičení 6 Poloviční sčítačka (Half Adder) A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 A B HA S C S: A C: A 0 1 0 0 1 0 B 0 1 B S
VíceČíslicové obvody a jazyk VHDL
Číslicové obvody a jazyk VHDL Návrh počítačových systémů 2007-2008 Jan Kořenek korenek@fit.vutbr.cz Proč HW realizace algoritmu Vyšší rychlost paralelní nebo zřetězené zpracování, přizpůsobení výpočetních
VíceNávrh. číslicových obvodů
Návrh číslicových obvodů SW Aritmetika HW Periférie CPU function AddSub(a,b,s); var c; a b k k a+b mpx c if (s==1) c=a+b; else c=a-b; a-b return c; End; PAMĚŤ s Princip: univerzální stroj Výhoda: univerzalita
VíceCíle. Teoretický úvod
Předmět Ú Úloha č. 7 BIO - igitální obvody Ú mikroelektroniky Sekvenční logika návrh asynchronních a synchronních binárních čítačů, výhody a nevýhody, využití Student Cíle Funkce čítačů a použití v digitálních
VíceKódy pro odstranění redundance, pro zabezpečení proti chybám. Demonstrační cvičení 5 INP
Kódy pro odstranění redundance, pro zabezpečení proti chybám Demonstrační cvičení 5 INP Princip kódování, pojmy Tady potřebujeme informaci zabezpečit, utajit apod. zpráva 000 111 000 0 1 0... kodér dekodér
VíceKoncept pokročilého návrhu ve VHDL. INP - cvičení 2
Koncept pokročilého návrhu ve VHDL INP - cvičení 2 architecture behv of Cnt is process (CLK,RST,CE) variable value: std_logic_vector(3 downto 0 if (RST = '1') then value := (others => '0' elsif (CLK'event
VíceNávrh ovládání zdroje ATX
Návrh ovládání zdroje ATX Zapínání a vypínání PC zdroj ATX se zapíná spojením řídicího signálu \PS_ON se zemí zapnutí PC stiskem tlačítka POWER vypnutí PC (hardwarové) stiskem tlačítka POWER a jeho podržením
VíceIntegrované obvody. Obvody malé, střední a velké integrace Programovatelné obvody
Integrované obvody Obvody malé, střední a velké integrace Programovatelné obvody Integrovaný obvod zkratka: IO anglický termín: integrated circuit = IC Co to je? elekrotechnická součástka na malé ploše
VíceJazyk VHDL konstanty, signály a proměnné. Jazyk VHDL paralelní a sekvenční doména. Kurz A0B38FPGA Aplikace hradlových polí
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Jazyk VHDL konstanty, signály a proměnné Jazyk VHDL paralelní a sekvenční doména Kurz A0B38FPGA
Více1. 5. Minimalizace logické funkce a implementace do cílového programovatelného obvodu CPLD
.. Minimalizace logické funkce a implementace do cílového programovatelného obvodu Zadání. Navrhněte obvod realizující neminimalizovanou funkci (úplný term) pomocí hradel AND, OR a invertorů. Zaznamenejte
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Základní pojmy digitální techniky Abstrakce v digitální technice: signály se pokládají za skokově proměnné, v nejjednodušším případě dvě možné hodnoty logická
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceÚloha 9. Stavové automaty: grafická a textová forma stavového diagramu, příklad: detektory posloupností bitů.
Úloha 9. Stavové automaty: grafická a textová forma ového diagramu, příklad: detektory posloupností bitů. Zadání 1. Navrhněte detektor posloupnosti 1011 jako ový automat s klopnými obvody typu. 2. Navržený
VíceY36SAP Y36SAP-2. Logické obvody kombinační Formy popisu Příklad návrhu Sčítačka Kubátová Y36SAP-Logické obvody 1.
Y36SAP 26.2.27 Y36SAP-2 Logické obvody kombinační Formy popisu Příklad návrhu Sčítačka 27-Kubátová Y36SAP-Logické obvody Logický obvod Vstupy a výstupy nabývají pouze hodnot nebo Kombinační obvod popsán
VíceZákladní znaky. - Ve srovnání se Spice jsou velmi složité a vyžadují dlouhou dobu na plné osvojení. - Velmi nákladné simulační programy.
VHDL-AMS Počátek jazyků HDL sahá do šedesátých let. V průběhu doby vznikla celá řada jazyků FAS (Anacad 1988), SpetreHDL (Cadence 94), MAST (Analogy 1986) a jiné. V současné době hrají největší roli jazyky
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceÚvod do problematiky obvodů FPGA pro integrovanou výuku VUT a VŠB-TUO
FAKULTA ELEKTROTECHNIKY A KOMUNIKAČNÍCH TECHNOLOGIÍ VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ Úvod do problematiky obvodů FPGA pro integrovanou výuku VUT a VŠB-TUO Garant předmětu: Ing. Michal Kubíček, Ph.D. Autoři
Více1 z 9 9.6.2008 13:27
1 z 9 9.6.2008 13:27 Test: "TVY_KLO" Otázka č. 1 Převodníku je: kombinační logický obvod, který převádí jeden binární kód do druhého Odpověď B: obvod, pomocí kterého můžeme převádět číslo z jedné soustavy
VíceCíle. Teoretický úvod. BDIO - Digitální obvody Ústav mikroelektroniky. Úloha č. 5. Student. Řešení komplexního úkolu kombinační logikou Chemická nádrž
Předmět Ústav Úloha č. 5 BDIO - Digitální obvody Ústav mikroelektroniky Řešení komplexního úkolu kombinační logikou Chemická nádrž Student Cíle Vyřešení slovného zadání úkolu. Karnaughovy mapy, minimalizace
VíceVývoj VHDL. Verilog HDL
Popis systémů pomocí VHDL Vývoj VHDL HDL - Hardware Description Language VHDL - Very High Speed Integrated Circuits HDL Vývoj od roku 1983 v rámci projektu VHSIC 1987 - standard IEEE 1076-1987 1993 - revize
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
Více12. Booleova algebra, logická funkce určitá a neurčitá, realizace logických funkcí, binární kódy pro algebraické operace.
12. Booleova algebra, logická funkce určitá a neurčitá, realizace logických funkcí, binární kódy pro algebraické operace. Logická proměnná - proměnná nesoucí logickou hodnotu Logická funkce - funkce přiřazující
Více1. Seznamte se s výukovou platformou FITkit (http://merlin.fit.vutbr.cz/fitkit/).
Zadání: Fakulta informačních technologií VUT v Brně Ústav počítačových systémů Technika personálních počítačů, cvičení ITP FITkit Řízení 7mi-segmentového displeje Úloha č. 3. 1. Seznamte se s výukovou
VícePokročilé využití jazyka VHDL. Pavel Lafata
Pokročilé využití jazyka VHDL Pavel Lafata Autor: Pavel Lafata Název díla: Pokročilé využití jazyka VHDL Zpracoval(a): České vysoké učení technické v Praze Fakulta elektrotechnická Kontaktní adresa: Technická
Více2.7 Binární sčítačka. 2.7.1 Úkol měření:
2.7 Binární sčítačka 2.7.1 Úkol měření: 1. Navrhněte a realizujte 3-bitovou sčítačku. Pro řešení využijte dílčích kroků: pomocí pravdivostní tabulky navrhněte a realizujte polosčítačku pomocí pravdivostní
VíceČíselné vyjádření hodnoty. Kolik váží hrouda zlata?
Čísla a logika Číselné vyjádření hodnoty Au Kolik váží hrouda zlata? Dekadické vážení Když přidám osmé závaží g, váha se převáží => závaží zase odeberu a začnu přidávat závaží x menší 7 závaží g 2 závaží
VíceODBORNÝ VÝCVIK VE 3. TISÍCILETÍ MEII KOMBINAČNÍ LOGICKÉ OBVODY
Projekt: ODBORNÝ VÝCVIK VE 3. TISÍCILETÍ Téma: MEII - 5.4.1 KOMBINAČNÍ LOGICKÉ OBVODY Obor: Mechanik elektronik Ročník: 2. Zpracoval(a): Jiří Kolář Střední průmyslová škola Uherský Brod, 2010 Projekt je
Více... sekvenční výstupy. Obr. 1: Obecné schéma stavového automatu
Předmět Ústav Úloha č. 10 BDIO - Digitální obvody Ústav mikroelektroniky Komplexní příklad - návrh řídicí logiky pro jednoduchý nápojový automat, kombinační + sekvenční logika (stavové automaty) Student
VíceInovace a zkvalitnění výuky prostřednictvím ICT Základy programování a algoritmizace úloh. Ing. Hodál Jaroslav, Ph.D. VY_32_INOVACE_25 09
Střední průmyslová škola a Vyšší odborná škola technická Brno, Sokolská 1 Šablona: Název: Téma: Inovace a zkvalitnění výuky prostřednictvím ICT Základy programování a algoritmizace úloh Operátory Autor:
VíceDIGITÁLN LNÍ OBVODY A MIKROPROCESORY 1. ZÁKLADNÍ POJMY DIGITÁLNÍ TECHNIKY
DIGITÁLN LNÍ OBVODY A MIKROPROCESORY BDOM Prof. Ing. Radimír Vrba, CSc. Doc. Ing. Pavel Legát, CSc. Ing. Radek Kuchta Ing. Břetislav Mikel Ústav mikroelektroniky FEKT VUT @feec.vutbr.cz
VíceČíslicové obvody základní pojmy
Číslicové obvody základní pojmy V číslicové technice se pracuje s fyzikálními veličinami, které lze popsat při určité míře zjednodušení dvěma stavy. Logické stavy binární proměnné nabývají dvou stavů:
VíceLOGICKÉ OBVODY 2 kombinační obvody, minimalizace
LOGICKÉ OBVODY 2 kombinační obvody, minimalizace logické obvody kombinační logické funkce a jejich reprezentace formy popisu tabulka, n-rozměrné krychle algebraický zápis mapy 9..28 Logické obvody - 2
Více14. Složitější konstrukce
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš
VícePříkladný úvod do VHDL
Příkladný úvod do VHDL Richard Šusta Katedra řídicí techniky ČVUT-FEL v Praze Verze. ze dne 3. září 23 Obsah. Úvod... 4. VHDL stylem "Dataflow"... 5 - Majorita ze tří úvod do VHDL a prostředí Quartus II...
VícePříklad č. 1 Přepis informace ze vstupů (SW0 až SW3) na ledky (LEDG0 až LEDG3)
VHAD - Návod k VHDL hadovi Obsah Příklad č. 1 Přepis informace ze vstupů (SW0 až SW3) na ledky (LEDG0 až LEDG3)... 1 Příklad č. 2 Blikající LED... 3 Příklad č. 3 Časovač 1s... 4 Příklad č. 4 Had 8 x LED
Více1.1 Struktura programu v Pascalu Vstup a výstup Operátory a některé matematické funkce 5
Obsah Obsah 1 Programovací jazyk Pascal 1 1.1 Struktura programu v Pascalu.................... 1 2 Proměnné 2 2.1 Vstup a výstup............................ 3 3 Operátory a některé matematické funkce 5
Více2. LOGICKÉ OBVODY. Kombinační logické obvody
Hardware počítačů Doc.Ing. Vlastimil Jáneš, CSc, K620, FD ČVUT E-mail: janes@fd.cvut.cz Informace a materiály ke stažení na WWW: http://www.fd.cvut.cz/personal/janes/hwpocitacu/hw.html 2. LOGICKÉ OBVODY
Více1 Stručný popis jazyku VHDL
1 Stručný popis jazyku VHDL Jazyk VHDL (Very High Speed Integrated Circuits Hardware Description Language) je spolu s jazykem Verilog HDL jedním z nejpoužívanějším jazykům pro popis hardwarových struktur
VícePROGRAMOVATELNÉ LOGICKÉ OBVODY
PROGRAMOVATELNÉ LOGICKÉ OBVODY (PROGRAMMABLE LOGIC DEVICE PLD) Programovatelné logické obvody jsou číslicové obvody, jejichž logická funkce může být programována uživatelem. Výhody: snížení počtu integrovaných
VíceTestování a spolehlivost. 1. Laboratoř Poruchy v číslicových obvodech
Testování a spolehlivost ZS 2011/2012 1. Laboratoř Poruchy v číslicových obvodech Martin Daňhel Katedra číslicového návrhu Fakulta informačních technologií ČVUT v PRaze Příprava studijního programu Informatika
Více4. Elektronické logické členy. Elektronické obvody pro logické členy
4. Elektronické logické členy Kombinační a sekvenční logické funkce a logické členy Elektronické obvody pro logické členy Polovodičové paměti 1 Kombinační logické obvody Způsoby zápisu logických funkcí:
Více2. Entity, Architecture, Process
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš
VícePrezentace do předmětu Architektury a použití programovatelných obvodů 2
Prezentace do předmětu Architektury a použití programovatelných obvodů 2 Složité a méně běžné obvody PAL, sekvencery Obvody typu PAL jsou jedním z typů programovatelných logických obvodů (PLD). Jsou to
VíceP4 LOGICKÉ OBVODY. I. Kombinační Logické obvody
P4 LOGICKÉ OBVODY I. Kombinační Logické obvody I. a) Základy logiky Zákony Booleovy algebry 1. Komutativní zákon duální forma a + b = b + a a. b = b. a 2. Asociativní zákon (a + b) + c = a + (b + c) (a.
VíceImplementace čítačů v číslicových systémech 2 Jakub Šťastný ASICentrum, s.r.o. FPGA Laboratoř, Katedra teorie obvodů FEL ČVUT Praha
Tento článek je původním rukopisem textu publikovaného v časopise DPS Elektronika A-Z: J. Šťastný. Implementace čítačů v číslicových systémech 2, DPS Plošné spoje od A do Z, no 4, pp. 11-14, 2011. Bez
Více5 Přehled operátorů, příkazy, přetypování
5 Přehled operátorů, příkazy, přetypování Studijní cíl Tento studijní blok má za cíl pokračovat v základních prvcích jazyka Java. Konkrétně budou uvedeny detaily týkající se operátorů. Doba nutná k nastudování
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Synchronní 3-bitový čítač s KO D, asyn. RST a výstupem MAX Vlastnosti: ) Čítač inkrementuje svůj výstup o 2) Změna výstupu nastává vždy při změně náběžné
VíceB i b l i o g r a f i c k á c i t a c e
1 B i b l i o g r a f i c k á c i t a c e HUZLÍK, P. Vzorové úlohy ve VHDL. Brno:,, 2008. 80 s. Vedoucí bakalářské práce Ing. Radovan Holek, CSc. 2 Prohlášení Prohlašuji, že svou bakalářskou práci na téma
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceStruktura a architektura počítačů (BI-SAP) 3
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 3 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Více- speciální symboly + - * / =., < > <> <= >= a další. Klíčová slova jsou chráněnými útvary, které nelze použít ve významu identifikátorů.
Základní symboly - písmena A B C Y Z a b c y z - číslice 0 1 2 9 - speciální symboly + - * / =., < > = a další - klíčová slova and array begin case const a další Klíčová slova jsou chráněnými útvary,
VíceNávrh FPGA systémů. Jazyk VHDL, principy simulace. Ing. Jakub Št astný, Ph.D. 1
Návrh FPGA systémů Jazyk VHDL, principy simulace Ing. Jakub Št astný, Ph.D. 1 1 stastnj1@seznam.cz FPGA laboratory under the Biosignal processing laboratory Department of Circuit Theory, FEE CTU Prague
Více2.8 Kodéry a Rekodéry
2.8 Kodéry a Rekodéry 2.8.1 Úkol měření 1. Navrhněte a realizujte rekodér z kódu BCD na kód 2421 a ověřte jeho funkčnost 2. Navrhněte a realizujte rekodér z kódu 2421 na kód BCD a ověřte jeho funkčnost
VíceProgramovací jazyk Pascal
Programovací jazyk Pascal Syntaktická pravidla (syntaxe jazyka) přesná pravidla pro zápis příkazů Sémantická pravidla (sémantika jazyka) pravidla, která každému příkazu přiřadí přesný význam Všechny konstrukce
VícePascal. Katedra aplikované kybernetiky. Ing. Miroslav Vavroušek. Verze 7
Pascal Katedra aplikované kybernetiky Ing. Miroslav Vavroušek Verze 7 Proměnné Proměnná uchovává nějakou informaci potřebnou pro práci programu. Má ve svém oboru platnosti unikátní jméno. (Připadne, musí
VíceDigitální technika. Jazyk VHDL, základy návrhu. Ing. Jakub Št astný, Ph.D. 1
Digitální technika Jazyk VHDL, základy návrhu Ing. Jakub Št astný, Ph.D. 1 1 stastnj1@seznam.cz FPGA laboratory Department of Circuit Theory, FEE CTU Prague Technická 2, Praha 6, 166 27 http://amber.feld.cvut.cz/fpga
VíceNeuronové sítě Minimalizace disjunktivní normální formy
Neuronové sítě Minimalizace disjunktivní normální formy Zápis logické funkce Logická funkce f : {0, 1} n {0, 1} Zápis základní součtový tvar disjunktivní normální forma (DNF) základní součinový tvar konjunktivní
VíceBooleova algebra. ZákonyBooleovy algebry Vyjádření logických funkcí
Booleova algebra ZákonyBooleovy algebry Vyjádření logických funkcí pravdivostní tabulka logický výraz seznam indexů vstupních písmen mapa vícerozměrná krychle 30-1-13 O. Novák 1 Booleova algebra Booleova
VíceVÝUKOVÝ MATERIÁL. Bratislavská 2166, 407 47 Varnsdorf, IČO: 18383874 www.vosassvdf.cz, tel. +420412372632 Číslo projektu
VÝUKOVÝ MATERIÁL Identifikační údaje školy Vyšší odborná škola a Střední škola, Varnsdorf, příspěvková organizace Bratislavská 2166, 407 47 Varnsdorf, IČO: 18383874 www.vosassvdf.cz, tel. +420412372632
VíceAlgoritmizace a programování
Algoritmizace a programování Výrazy Operátory Výrazy Verze pro akademický rok 2012/2013 1 Operace, operátory Unární jeden operand, operátor se zapisuje ve většině případů před operand, v některých případech
VíceTest prvočíselnosti. Úkol: otestovat dané číslo N, zda je prvočíslem
Test prvočíselnosti Úkol: otestovat dané číslo N, zda je prvočíslem 1. zkusit všechny dělitele od 2 do N-1 časová složitost O(N) cca N testů 2. stačí zkoušet všechny dělitele od 2 do N/2 (větší dělitel
VíceProjekt realizovaný na SPŠ Nové Město nad Metují. s finanční podporou v Operačním programu Vzdělávání pro konkurenceschopnost Královéhradeckého kraje
Projekt realizovaný na SPŠ Nové Město nad Metují s finanční podporou v Operačním programu Vzdělávání pro konkurenceschopnost Královéhradeckého kraje Modul 03 Technické předměty Ing. Otakar Maixner 1 Blokové
Více3. REALIZACE KOMBINAČNÍCH LOGICKÝCH FUNKCÍ
3. REALIZACE KOMBINAČNÍCH LOGICKÝCH FUNKCÍ Realizace kombinační logické funkce = sestavení zapojení obvodu, který ze vstupních proměnných vytvoří výstupní proměnné v souhlasu se zadanou logickou funkcí.
VíceMartin Flusser. Faculty of Nuclear Sciences and Physical Engineering Czech Technical University in Prague. October 23, 2016
ZPRO cvičení 3 Martin Flusser Faculty of Nuclear Sciences and Physical Engineering Czech Technical University in Prague October 23, 2016 Outline I 1 Outline 2 Relační a logické operátory 3 Relační a logické
VíceNávod k obsluze výukové desky CPLD
Návod k obsluze výukové desky CPLD FEKT Brno 2008 Obsah 1 Úvod... 3 2 Popis desky... 4 2.1 Hodinový signál... 5 2.2 7- Segmentový displej... 5 2.3 LED zobrazení... 6 2.4 Přepínače... 6 2.5 PORT 1 - Externí
VíceSada 1 - Základy programování
S třední škola stavební Jihlava Sada 1 - Základy programování 04. Datové typy, operace, logické operátory Digitální učební materiál projektu: SŠS Jihlava šablony registrační číslo projektu:cz.1.09/1.5.00/34.0284
VíceNávrh systémů s digitálními integrovanými obvody a mikroprocesory pro integrovanou výuku VUT a VŠB-TUO
FAKULTA ELEKTROTECHNIKY A KOMUNIKAČNÍCH TECHNOLOGIÍ VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ Návrh systémů s digitálními integrovanými obvody a mikroprocesory pro integrovanou výuku VUT a VŠB-TUO Garant předmětu:
VíceLOGICKÉ ŘÍZENÍ. Matematický základ logického řízení
Měřicí a řídicí technika bakalářské studium - přednášky LS 28/9 LOGICKÉ ŘÍZENÍ matematický základ logického řízení kombinační logické řízení sekvenční logické řízení programovatelné logické automaty Matematický
VíceKOMBINAČNÍ LOGICKÉ OBVODY
KOMBINAČNÍ LOGICKÉ OBVODY Použité zdroje: http://cs.wikipedia.org/wiki/logická_funkce http://www.ibiblio.org http://martin.feld.cvut.cz/~kuenzel/x13ups/log.jpg http://www.mikroelektro.utb.cz http://www.elearn.vsb.cz/archivcd/fs/zaut/skripta_text.pdf
VíceVY_32_INOVACE_CTE_2.MA_04_Aritmetické operace v binární soustavě Střední odborná škola a Střední odborné učiliště, Dubno Ing.
Číslo projektu Číslo materiálu Náev škol Autor Tematická oblast Ročník CZ..7/.5./34.58 VY_32_INOVACE_CTE_2.MA_4_Aritmetické operace v binární soustavě Střední odborná škola a Střední odborné učiliště,
VíceBooleovská algebra. Booleovské binární a unární funkce. Základní zákony.
Booleovská algebra. Booleovské binární a unární funkce. Základní zákony. Tomáš Bayer bayertom@natur.cuni.cz Katedra aplikované geoinformatiky a kartografie, Přírodovědecká fakulta UK. Tomáš Bayer bayertom@natur.cuni.cz
VíceStruktura a architektura počítačů (BI-SAP) 4
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 4 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Více5. Sekvenční logické obvody
5. Sekvenční logické obvody 3. Sekvenční logické obvody - úvod Sledujme chování jednoduchého logického obvodu se zpětnou vazbou 3. Sekvenční logické obvody - příklad asynchronního sekvenčního obvodu 3.
VíceMĚŘENÍ Laboratorní cvičení z měření Měření parametrů logického obvodu část Teoretický rozbor
MĚŘENÍ Laboratorní cvičení z měření část 3-6-1 Teoretický rozbor Výukový materiál Číslo projektu: CZ.1.07/1.5.00/34.0093 Šablona: III/2 Inovace a zkvalitnění výuky prostřednictvím ICT Sada: 1 Číslo materiálu:
VíceMinimalizace logické funkce
VYSOKÉ UČENÍ TEHNIKÉ V RNĚ FKULT ELEKTROTEHNIKY KOMUNIKČNÍH TEHNOLOGIÍ Ústav mikroelektroniky LORTORNÍ VIČENÍ Z PŘEDMĚTU Digitální integrované obvody Minimalizace logické funkce Michal Krajíček Martin
Více3.7.5 Znaménkové operátory Násobící operátory Rùzné operátory Základní objekty Konstanty Sig
OBSAH Úvod 11 Signály v èíslicových systémech 13 2.1 Dvojstavové signály... 14 2.2 Tøístavové signály... 16 2.3 Dynamické parametry èíslicových signálù... 16 Jazyk VHDL 19 3.1 Historie, souèasnost, budoucnost
VíceZpůsoby realizace této funkce:
KOMBINAČNÍ LOGICKÉ OBVODY U těchto obvodů je výstup určen jen výhradně kombinací vstupních veličin. Hodnoty výstupních veličin nezávisejí na předcházejícím stavu logického obvodu, což znamená, že kombinační
VíceZáklady číslicové techniky. 2 + 1 z, zk
Základy číslicové techniky 2 + 1 z, zk Ing. Vít Fábera, K614 e-mail: fabera@fd.cvut.cz K508, 5. patro, laboratoř, 2 2435 9555 Ing. Tomáš Musil, Ph.D., K620 e-mail: musil@asix.cz K508, 5. patro, laboratoř,
VíceKOMBINAČNÍ LOGICKÉ OBVODY
Projekt: Inovace oboru Mechatronik pro Zlínský kraj Registrační číslo: CZ.1.07/1.1.08/03.0009 KOMBINAČNÍ LOGICKÉ OBVODY U těchto obvodů je vstup určen jen výhradně kombinací vstupních veličin. Hodnoty
VíceImplementace čítačů v číslicových systémech Jakub Šťastný
1 Úvod Implementace čítačů v číslicových systémech Jakub Šťastný Čítač je fundamentálním obvodovým blokem nezbytným pro návrh většiny číslicových systémů. Blok čítače je v číslicových obvodech používán
VíceLogické operace. Datový typ bool. Relační operátory. Logické operátory. IAJCE Přednáška č. 3. může nabýt hodnot: o true o false
Logické operace Datový typ bool může nabýt hodnot: o true o false Relační operátory pravda, 1, nepravda, 0, hodnoty všech primitivních datových typů (int, double ) jsou uspořádané lze je porovnávat binární
VíceChapter Základní principy simulace :).
Chapter 1 Simulace číslicových obvodů 1.1 Základní principy simulace V doporučeních firmy Xilinx, kde píší jakým způsobem navrhovat: pozor, vyhněte se asynchronnímu návrhu, pokud se tomu nevyhnete, zlikviduje
VíceArchitektura počítačů Logické obvody
Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics Digitální
VíceHlídač světel automobilu
Hlídač světel automobilu Jan Perný 24.07.2006 www.pernik.borec.cz 1 Úvod Protože se u nás stalo povinným celoroční svícení a za nedodržení tohoto nařízení hrozí poměrně vysoké sankce, požádal mě bratr,
Více