Vnitřní blokové uspořádání ADSP 21xx Vnitřní blokové uspořádání ADSP BF 548 (blackfin) Periférie ADSP BF 548 (blackfin)

HTML
DOWNLOAD

Rozměr: px

Začít zobrazení ze stránky:

Download "Vnitřní blokové uspořádání ADSP 21xx Vnitřní blokové uspořádání ADSP BF 548 (blackfin) Periférie ADSP BF 548 (blackfin)"

Jiří Macháček
před 8 lety
Počet zobrazení:

2 2 Vnitřní blokové uspořádání ADSP 21xx Vnitřní blokové uspořádání ADSP BF 548 (blackfin) Periférie ADSP BF 548 (blackfin) Jednotka ALU princip a popis činnosti (ADSP21xx) Jednotka MAC princip i a popis činnosti ti(adsp21 (ADSP21xx) Jednotka DAG princip a popis činnosti (ADSP21xx) Jednotka Barrel Shift Registr princip a popis činnosti (ADSP21xx) Čítač instrukcí (ADSP21xx) Ostatní používané funkční bloky a periférie na ADSP21xx (sériové porty, čítač, časovač, HIP, IDMA)

3 3

4 4 V rámci jedné instrukce provádí Generování adresy následující instrukce Načtení aktuální instrukce Realizaci 1 nebo 2 přesunů v paměti Update 1 nebo 2 ukazatelů adresy Provedení výpočetního úkonu Současně s tím se provádí Příjem, vysílání přes 2 sériové porty Příjem, vysílání přes internal DMA port Příjem, vysílání přes byte DMA port Dekrementace časovače

5 5

6 2x 16 bit MAC, 2x 40 bit ALU, 4x 8 bit video ALU 4GB adresový prostor společný pro všechny typy zdrojů Paměť na chipu až 328kB (SRAM cache, data SRAM cache, scratchpad SRAM)

6 6 2x 16 bit MAC, 2x 40 bit ALU, 4x 8 bit video ALU 4GB adresový prostor společný pro všechny typy zdrojů Paměť na chipu až 328kB (SRAM cache, data SRAM cache, scratchpad SRAM) BF548 (L1 132kB,L2 128kB) Řadič pro externí DDR SDRAM nebo mobile DDR SDRAM Řadič pro NAND paměti Memory management unit (MMU) Code security s technologií LOCKbox a 128 bit kódováním

7 A0M38SPP - Signálové procesory v praxi přednáška 2 7 High speed USB (OTG) SD/SDIO řadič ATA/ATAPI řadič Až 4 synchronní sériové porty (SPORTS) Až 3 SPI Až 4 UART (2x s HW řízením) Až 2 CAN 2.0 řadiče Až 2 TWI (Two wire interface) řadiče 8 /16 bitový asynchroní Host DMA Multiple enhanced parallel peripherial interface (EPPI) Video data compositor/blender Až bit.časovačů/ čítačů s PWM Hodiny reálného času Inkrementální čítač Až 152 GPIO Na čipu PLL (1x až 63x násobení) JTAG (Debug)

8 8 Zajišťuje základní množinu aritmetických a logický operací : Sčítání Odčítání Dělení Negaci Inkrementaci Dekrementaci Absolutní hodnotu Logické funkce AND, OR, XOR a NOT

9 9 16 bit. operace nad vstupy X,Y nebo AR registrem Registry: AX0,AY0, AY0,AY1, AR, AF Status příznaky: AZ AN AC AV AS AQ zero status negative status carry status overflow status X input sign status quatient status Šedě podbarvené - 2.sada registrů

10 A0M38SPP - Signálové procesory v praxi přednáška 2 10 Funkce Popis Funkce Popis R = X+Y Sečti X ay R = Y+1 Inkrementuj Y R = X+Y+C Sečti X a Y a carry bit R = X+1 Dekrementuj X R = X Y Odečti Y od X R = PASS X X ulož do R R = X Y+C 1 Odečti Y od X s výpůjčkou R = PASS Y Y ulož do R R = Y X Odečti X od Y R = ABS X Absolutní hodnota X R = Y X+C Odečti X od Y s výpůjčkou R = X AND Y Log. součin X a Y R = X Negace X (2 kový doplněk) R = X OR Y Log. součet X ay R = Y Negace Y (2 ková doplněk) R = X XOR Y Log. excl. or X a Y R = 0 Nuluj R R = NOT X Log. negace X( 1 vý doplněk) R = NOT Y Log. negace X( 1 vý doplněk)

11 11 Zdrojový registr pro vstup X AX0, AX1 AR MR0, MR1, MR2 SR0, SR1 Zdrojový registr pro vstup Y AY0, AY1 AF Místo určení pro výstupní registr R AR AF NONE

12 12 Instrukce DIVS, DIVQ založeno na algoritmu non restoring conditional add substract division Dělení 32 bit./16 bit. realizováno během 16 cyklů!!!

13 13

14 14

15 15 Zajišťuje vysokorychlostní násobení s kumulativním sčítáním, odčítáním, saturací

16 16 16 bit. operace nad vstupy X,Y nebo MR registrem Registry: MX0,MY0, MY0,MY1, MR, MF Status příznaky: AZ AN AC AV AS AQ zero status negative status carry status overflow status X input sign status quatient status

17 17 Funkce MR = X * Y Popis Vynásob X * Y MR = X * X Vynásob X *X MR = MR + X*Y MR = MR X*Y MR = 0 Vynásob X * Y a přičti k MR Vynásob X * Y a odečti k MR Vynuluj MR registr FACTIONAL a INTEGER mode Saturace MR Zaokrouhlování MR

18 18 Zdrojový registr pro vstup X MX0, MX1 AR MR0, MR1, MR2 SR0, SR1 Zdrojový registr pro vstup Y MY0, MY1 MF Místo určení pro výstupní registr R MR ( MR2, MR1, MR0) MF Formát vstupu X Signed Unsigned Signed Unsigned Formát vstupu Y x Signed x Unsigned x Unsigned x Unsigned Příklad zápisu instrukce MR = MX0 * MY0 (SS) MR = MX0 * MY0 (US) MR = MX0 * MY0 (SU) MR = MX0 * MY0 (UU)

19 19 DAG data address generator (v jádře 2x) zajišťují efektivní využívání výpočetních jednotek nepřímá adresace pamětí DAG1 čtení/zápis s DM DAG2 čtení/zápis s DM i PM každý má 4 ukazatele I registry každý má 4 modifikátory M registry každý má 4 L registry pro definici délky kruh. bufferu DAG1 používá M,I, L registry s indexem 0 až 3 DAG2 používá M,I,L registry s indexem 4 až 7 DAG1 možnost bitové reverzace

20 20

21 21 Jednotka zajišťuje kompletní operace posunutí 16 bit. vstup a 32 bit. výstup: aritmetický posun logický posun normalizaci (podpora pro floating point operace) derivaci exponentu (podpora pro floating point operace) derivaci exponentu vstupní bloku čísel (podpora pro floating point oprarace)

22 22

23 23 generuje tok adres instrukcí zajišťuje flexibilní řízení běhu programu obsahuje řadič přerušení, stavovou a podmínkovou logiku zatímco procesor provádí jednu instrukci, PS načte následující instrukci z jednoho následujícího zdroje: PC inkrement PC stack instruction register interrupt controller

24 24

25 25 ZÁKLADNÍ Dvojnásobná struktura než li v ADSP 21xx

26 26 Synchronní sériové porty (obvykle 1 až 2) Čítač / časovač DMA řadič Host interface port (HIP)

27 27 5 vodičový interface: SCLK, RFS, TFS, DR, DT veliká možnost konfigurace délka slova (3 až 16 bitů) aktivní náběžna/sestupná hrana int./ext. clk rychlost clk Frame signály RFS,TFS generovány DSP nebo periférií formát dat jako 1.bit se posílá LSB nebo MSB vícekanálový příjem / vysílání časový multiplex autobuffering automaticky vyšle/přijme celý kruhový buffer podpora A law, law komprese (telekomunikace) možnost obsluhovat SPORT přes přerušení

28 28

29 29 SPORT RECEIVE, NORMAL FRAMING SPORT CONTINUOUS RECEIVE, ALTERNATING FRAMING

30 30 SPORT TRANSMIT, NORMAL FRAMING SPORT CONTINUOUS TRANSMIT, NORMAL FRAMING

31 31 16 bitový čítač dva řídicí registry TSCALE (předdělička), TPERIOD přerušení se generuje při TCOUNT = 0 TSCALE Perioda přerušení 1,3 ms 0,33 s CLK = 50 MHZ (20ns) 20 ns 5,1 s instrukce pro povolení : ENA TIMER

32 32 slouží pro max. efektivní (rychlý) přesun dat z a do paměti bez potřeby zásahu procesoru na ADSP 21xx celkem dva: BDMA byte memory DMA určeno pro bootování DSP z externí paměti IDMA 16 bit. interface pro host system (jiný DSP,apod.) zajišťuje přímí přístup do obou pamětí DSP

33 33

34 34 paměť o velikosti 4 Mb rozdělena na 256 stránek / 16 K x 8 bit podpora R/W operací ve čtyřech formátech: 24 bit 16 bit 8 bit MSB 8 bit LSB řídicí registry: BDMA Control registr BIAD BDMA Internal Address registr BEAD BDMA External Address registr

35 35 22 bit externí adresa pro BDMA složena z A13:A0 uloženo v BEAD (piny A13:A0) A21:A14 uloženo v BDMA control registru (BMPAGE) (piny D23:D16)

36 36 Použití BDMA nastavit 22 bit externí adresu začátku přenosu (BMPAGE, BEAD registr) nastavit interní adresu pro BDMA zvolit směr, formát slov (BTYPE registr) nastavit počet slov (BWCOUNT registr) zápisem do BWCOUNT se přenos inicializuje řadič automaticky inkrementuje na rozhranní 2 stránek BMPAGE

37 37 16 bit. rozhranní umožňující R/W vnitřní paměti DSP z host procesoru (ADSP ve funkci slave zařízení) Pin I/O Funkce /IRD /IWR /IS /IAL IAD0 15 /IACK I I I I I/O O IDMA Port Read Strobe IDMA Port Write Strobe IDMA Port Select IDMA Port Address Lacht Enable IDMA Port Address/Data Bus IDMA Port Access Ready Acknowledge

38 38 Host procesor kontroluje IACK, je li DSP vytíženo Host procesor pomocí IS a IAL zachytí DMA počáteční adresu (IDMAA) Host procesor pomocí IS a IRD či IWR čte nebo zapisuje z vnitřní paměti DSP Host procesor kontroluje IACK, zda li DSP dokončilo předchozí IDMA operaci

39 39

40 40

41 41

42 42

43 43

44 44 Host zahajuje IDMA přenos Kontroluje /IACK Host užívá IS a IAL signály pro zachycení počáteční adresy DMA přenosu Host Kontroluje /IACK, zda li DSP dokončilo předchozí operaci Host užívá IS a IRD nebo IRW signály pro R/W vnitřní paměti DSP Pokračovat? ANO NE Host ukončuje IDMA přenos

Podobné dokumenty

Přehled DSP, základní vlastnosti, rozdělení, architektura, typické výpočetní jednotky, aplikace DSP

Radek Sedláček, katedra měření, ČVUT v Praze - FEL, 2014 radek.sedlacek@fel.cvut.cz Přehled DSP, základní vlastnosti, rozdělení, architektura, typické výpočetní jednotky, aplikace DSP 2 Digitální signálový