Fyzický návrh - postup. Finalizace čipu. Ochranný prstenec (Sealring) Konečné úpravy čipu Finální verifikace. Konečné úpravy layoutu: Logo

Transkript

1 Fyzický návrh - postup Postup fyzického návrhu čipu Importování návrhu (Netlist, knihovny, ) Návrh plochy čipu (Floorplanning) Rozmístění (Placement) Návrh rozvodu hodinového signálu (Clock Tree Synthesis) Propojení (Routing) Post-optimalizace propojení Verifikace (DRC, LVS, ERC ) Ochranný prstenec (Sealring) Každá maska je periodicky opakována m9 Konečné úpravy čipu Finální verifikace Wafer Sealring Maska Sealring m3 m2 Via2 Chip Speciální návrhová pravidla Vysoká hustota kontaktů m1 Via1 Cont diff Konečné úpravy layoutu: Logo základní kroky Čip a31_rel1._6m2t projname_rel_metaloption Identifikace (vrhchní metalizace) Musí splňovat návrhová pravidla a31_rel1._6m2t Logo Tape-out aneb páska ven Základní DRC kontrola Kontrola masek/device integrity scan Odeslání návrhu do pekárny (technologické zpracování) Poslední kontroly před výrobou masek Výroba masek Technologické zpracování, Testování, Rozřezání,

2 EUROPRACTICE IC Servis Europractice technologie Dodavatelé CAD vendors Library vendors Zákazník Foundries Packaging houses Test Houses AMI Semiconductor (AMIS).7µ,.5µ a.35µ CMOS digitální, analogové a high-voltage.7µ,.5µ a.35µ CMOS. austriamicrosystems.8µ -.18µ CMOS digitální, analogové a high-voltage.8µ a.18µ CMOS, highspeed.35µ SiGe BiCMOS a.35µ CMOS OPTO pro zobrazovací senzory. TSMC.5u až 65nm, digitální, analogové, mixedsignal/rf, e-flash, SiGe, CIS (CMOS Imaging Sensor) Europractice technologie Tape-out UMC.25u až 9nm, digitální, analogové, CIS (CMOS Imaging Sensor) TRONICS SOI-H.A.R.M. MEMS proces MEMSOI MPW -Tronics 6µm thick SOI High Aspect Ratio Micromachining (SOI- H.A.R.M.). MEMSCAP MEMS proces PolyMUMPs, SOIMUMPs, a MetalMUMPs. Tapeout Zákazník (návrhář IC) Europractice Technologická realizace a testování návrhu Základní DRC Kontrola masek/device integrity scan Výroba masek Odeslání návrhu pro tech. realizace DB kontrola Řezání desek Tech. realizace Záklacní DRC Kontroluje pouze, jestli IO nezničí další čipy na společném křemíkovém plátku (waferu). Rozdílné strategie např. UMC - TSMC UMC : Provádí DRC sami TSMC : potřebují pouze report po DRC kontrole. LVS a ERC se v této fázi již neprovádí Vrstvy / integrity scan Kontroluje, jestli použité vrstvy můžou být technologicky zpracovány. Příklady: Přítomnost všech potřebných vrstev hipo (high ohmic polysilicon) rezistory pro analogový návrh Vrstva pro low leakage transistors (high Vt) Metal to metal kapacitory Trojitá jáma ( p-jáma v n-jámě) E2prom (potřebuje 2 poly vrstvy)

3 Potřeba velice zkušených expertů Příklady: Kontaktovací plošky a pasivace Připojení IO prstenců Napájecí kontaktovací plošky Správná orientace layoutu (zrcadlení, převrácení ) Otevřené plochy (nevnořené buňky ) Plánování výroby Kalendář a ceny přes Europractice Rezervace pro výrobu čipu Jaké informace jsou požadovány? (1) Počet metalizací Tloušťky metalických vrstev Metal-Metal kapacitory : ano, ne Seznam všech IP bloků Tloušťka křemíkového plátku Důležité pro pouzdření Jaké informace jsou požadovány? (2) Počet křemíkových plátků (waferů) Velikost obvodu UMC : jednotná velikost 4x4 mm TSMC : platí se za plochu Max velikost (2 x 2 mm nebo 25x25 mm) Může být problém pro realizaci některých senzorů Tape-out form (1)

4 Tape-out form (2) Tape-out form (3) STI : supplementary technology info Tape-out form (4) Tape-out form (5) Tape-out form (6) Výrobní proces - časování: assemble MPW reticle MT layers : masking technology layers Translation from GDS layers to masks

5 Tape-out - Finalizace a testování návrhu DB check kontrola databáze dat Podobný jako integrity scan Tapeout Základní DRC Kontrola masek/device integrity scan Provádí výrobce Zákazník europractice/.. Odeslání návrhu pro tech. realizace DB kontrola Databáze vrstev GDSII Technologická realizace Výroba masek Tech. realizace Řezání desek Postup výroby masek Mask Synthesis Flow Techniky pro zlepšení rozlišení Resolution enhancement techniques GDSII 18nm 13nm 9nm and Below Resolution Enhancement Techniques RET Návrh Maska OPC PSM 18 MDP OPC 18 Mask Manufacturing OPC (Optical Proximity Correction) simulace MRC (Mask Rule Check) Převod dat Wafer diffraction OPC Optical Proximity Correction PSM Phase Shift Margin Optical Proximity Correction Optical Proximity Correction(2) Původní návrh layoutu je nutné předělat kuli optickým nepřesnostem přenosu motivu na čip Stále větší procento masek vyžaduje OPC/RET techniky Bez OPC OPC Korekce S OPC % of RET Původní layout Potřené pro technologie 9nm a menší Technology Node (nm)

6 Optical Proximity Correction(3) Optical Proximity Correction : Čas potřebný pro generování jedné masky S menšími technologickými uzly je nutná přesnější OPC Počet E-beam kroků potřebných pro generování jedné masky (Giga) Původní layout Jemná korekce Detailnější korekce Plocha čipu 12mm nm 65nm 45nm Technologie OPC : Čas potřebný pro generování jedné masky Maska s invertováním fáze 18nm 13nm 9nm a méně Čas (hodin) 28 Návrh Plocha čipu12mm 2 Maska OPC PSM 18 8 OPC nm 65nm 45nm Technologie Wafer Vlnová délka: 193nm Maska pro invertování fáze Postup výroby masek Mask Synthesis Flow Konvenční maska Alternativní PSM GDSII Návrh Průřez maskou Velice nákladné Resolution Enhancement Techniques Shifter Elektrické pole Součet Intenzita interference - MDP Mask Manufacturing OPC (Optical Proximity Correction) simulace MRC (Mask Rule Check) Převod dat

7 OPC simulace - Silicon Versus Layout + MRC (Mask Rule Check) Nástroje pro generování a kontrolu motivu masek - EDA Vendors SIVL porovnává původní návrh s OPC návrhem. Kontroluje, zdali je vygenerovaný motiv převeditelný na substrát. Layout bez DRC chyb Synopsys Mentor Graphics Cadence Syntéza masek: OPC/PSM.. Litografické modely SiVL CATS Calibre OPC Calibre OPCverify Calibre RET Assura OPC/PSM Motiv masky MRC- Mask rule check Kind of complex DRC SiVL Výroba masky Kontrola masek Tape-out - Finalizace Během výroby Malé nečistoty (3 nm) Musí být provedeno rychle (+/- 2 h) Veliké dobrodružství protože vlnová délka kontrolního světelného zdroje je větší než motivy na masce. Tapeout Zákazník Zákazník/europractice/.. Technologická realizace a testování návrhu Základní DRC Kontrola masek/device integrity scan Výroba masek Odeslání návrhu pro tech. realizace DB kontrola Řezání desek Tech. realizace Řezání waferů na čipy Řezání pomocí laseru Diamantová pila: stará technika! Wafer jet Total reflection Laser beam Cutting width Řezání pomocí laseru Vypálenný řez na waferu Zařízení pro Laser-Microjet 1 řezání Vypálenný řez - detail

8 Tape-out - Finalizace a testování návrhu Tapeout Zákazník Zákazník/europractice/.. Technologická realizace Základní DRC Kontrola masek/device integrity scan Odeslání návrhu pro tech. realizace DB kontrola Výroba masek Tech. realizace Řezání desek Shrnutí První komerční planární IO Fairchild -- One Binary Digital (Bit) Memory Device on a Chip 4 Tranzistory a 5 Rezistorů ZAČÁTEK TECHNOLOGIE SSI (SMALL SCALE INTEGRATION) 1961: duální flip-flop cena ~ $5 1963: Vyšší hustota a výtěžnost 4 x flip flop. Dnešní čipy Intel Nehalem - plocha čipu má velikost přibližně 246 mm 2 při 45nm výrobní technologii 731 milionů tranzistorů - každé jádro má 32 kb instrukční a 32 kb datové L1 a 256 kb L2 cache, 8 MB L3 cache je sdílená mezi všechna jádra Kdy už to skončí??? Vývoj CMOS technologií Pokračování

9 Pokračování - A2M34NIS Zaměření elektronika Úloha a význam návrháře analogových a digitálních integrovaných systémů; metodologie návrhu IO (top down, bottom up), úrovně abstrakce návrhu - Y diagram Typy aplikačně specifických integrovaných systémů, plně zákaznický návrh, hradlová pole, standardní buňky, programovatelné obvody; typy, porovnání vlastností Plně zákaznické integrované systémy, studie proveditelnosti, definování specifikací, kriteria výběru vhodné technologie.mické aspekty návrhu CAD prostředky a standardy pro návrh analogových a smíšených integrovaných obvodů, návrhy RF systémů, mobilních systémů s nízkou spotřebou. Prostředky pro automatické generování analogových behaviorálních modelů, metodologie návrhu "zdola nahoru", makrobloky. Principy návrhu smíšených analogově číslicových integrovaných systémů, význam hierarchického členění návrhu, rozhraní mezi číslicovým a analogovým blokem, prostředky automatizovaného návrhu CAD; funkční a časové simulace, formální verifikace; jazyky Verilog-A, Verilog-AMS, VHDL-A. Pokračování - A2M34NIS Aspekty návrhu vysokofrekvenčních a radiových integrovaných obvodů (RFIC WLAN), metody návrhu, architektury; technologie, simulátor Spectre RF. Aspekty návrhu vysokofrekvenčních a radiových integrovaných obvodů (RFIC WLAN), metody návrhu, architektury; technologie, simulátor Spectre RF. Návrh "Frond End" - funkční specifikace, RTL, Logická syntéza, Gate-level netlist, generování behaviorálních stimulů. Návrh "Back End" - Výběr technologie (Design Kit), mapování návrhu, návrh rozmístění (Floorplanning), propojení (place and route), layout, extrakce parazitních vlivů, layout versus schéma (LVS) Metody fyzické syntézy, rozmisťování funkčních bloků, zásady, rozvod napájení, výpočet a simulace průchodnosti propojení, verifikace. Rozvod hodinových signálů, výpočet zpoždění, statické a dynamické časové analýzy. Testování, n Verifikace integrovaných systémů, problematika převodu návrhu systému mezi jednotlivými technologiemi. ávrh testů, verifikace návrhu. Pokračování - A2M34NIS - cvičení Návrhový systém CADENCE Popis knihoven technologií CMOS, Ukázka postupu smíšeného návrhu, význam hierarchického členění, abstrakce bloků. simulace, definování rozhraní, simulátor Spectre AMS. simulace v rozích. Analogový layout, extrakce parazitik, kontrola návrhových pravidel. Digitální layout (Back end), umístění bloků, propojení, časové analýzy. Semestrální projekt - návrh číslicově analogového IO. Semestrální projekt - návrh číslicově analogového IO. Prezentace semestrálního projektu, zápočet Moodle Zkouška - materiály Pěkné vánoce a hodně tranzistorů pod stromečkem