Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y 0 0 0 0 1 0 1 0 0 1 1 1 Rovnicí y = x 1. x 0 Přiřazení signálů: Tlačítko 0... x0... pin G12 Tlačítko 1... x1... pin C11 vstup vstup LED 0... y... pin M5 výstup Postup v prostředí ISE A7B14SAP Struktura a architektura počítačů 1 / 45
Otevření nového projektu. Založení nového projektu. A7B14SAP Struktura a architektura počítačů 2 / 45
Založení projektu navod_01. 1. Definovat jméno projektu. 2. Vybrat pracovní adresář. 3. Stručná charakteristika projektu. (není nutné) 4. Volba typu zdrojového souboru: 4.1. Schematic, 4.2. HDL, 4.3. atd. 5. Po nastavení. A7B14SAP Struktura a architektura počítačů 3 / 45
Volba typu obvodu. Po nastavení. A7B14SAP Struktura a architektura počítačů 4 / 45
Rekapitulace dat projektu. Dokončení založení projektu. A7B14SAP Struktura a architektura počítačů 5 / 45
Start projektu v ISE. Požadavek na vytvoření nového souboru A7B14SAP Struktura a architektura počítačů 6 / 45
Založení kořenového zdrojového souboru. 1. Volba typu zdrojového souboru. 2. Zadání jména souboru. 3. Po nastavení. A7B14SAP Struktura a architektura počítačů 7 / 45
Založení kořenového zdrojového souboru rekapitulace. Vytvoření souboru. A7B14SAP Struktura a architektura počítačů 8 / 45
Stav projektu v ISE po založení zdrojového souboru. Volba zdrojového souboru. A7B14SAP Struktura a architektura počítačů 9 / 45
Tvorba zdrojového souboru. Editace rozměrů kreslící plochy (A3, A4,..). A7B14SAP Struktura a architektura počítačů 10 / 45
Tvorba zdrojového souboru. Editace a posun grafických prvků. Propojovací vodič. V/V porty. Vkládání logických bloků. Přepnutí do okna volby logických komponentů. A7B14SAP Struktura a architektura počítačů 11 / 45
Tvorba zdrojového souboru. Okno volby skupiny logických prvků. Okno volby logického prvku. A7B14SAP Struktura a architektura počítačů 12 / 45
Tvorba zdrojového souboru. 1. Editační režim práce. 2. Klikem na symbol rozhraní se aktivuje okno editace rozhraní. A7B14SAP Struktura a architektura počítačů 13 / 45
Tvorba zdrojového souboru. Klikem na tento symbol přepneme okno editace. A7B14SAP Struktura a architektura počítačů 14 / 45
Tvorba zdrojového souboru. Definujeme označení přijatelné pro uživatele. Okno uzavřeme. Postupně přejmenujeme všechny symboly rozhraní. A7B14SAP Struktura a architektura počítačů 15 / 45
Tvorba zdrojového souboru. Pro další práci na projektu přepneme do záložky Design. A7B14SAP Struktura a architektura počítačů 16 / 45
Přiřazení PINů obvodu k příslušným signálům prostřednictvím souboru *.UCF. Požadavek na kopírování a připojení souboru do projektu. A7B14SAP Struktura a architektura počítačů 17 / 45
Nalezení, kopírování a připojení souboru *.UCF do projektu. Nalezení souboru *.UCF v zadaném adresáři. Provedu kopírování a připojení souboru. A7B14SAP Struktura a architektura počítačů 18 / 45
Kontrola, kopírování a připojeni souboru do projektu. Dokončení kopírování a připojení. A7B14SAP Struktura a architektura počítačů 19 / 45
Úprava souboru popisu PINů obvodu. Volba souboru *.UCF. Klikem na symbol se otevře okno textové editace souboru *.UCF. A7B14SAP Struktura a architektura počítačů 20 / 45
Otevření textového editoru. A7B14SAP Struktura a architektura počítačů 21 / 45
Vzorový soubor přiřazení některých pinů na přípravku BASYS 2 pro předmět Y14SAP. # Vstup: hodin NET "clk_1hz" LOC = C8 IOSTANDARD = LVCMOS33; NET "clk_50mhz" LOC = B8 IOSTANDARD = LVCMOS33; NET "clk_50mhz" SLEW = FAST; NET "clk_50mhz" CLOCK_DEDICATED_ROUTE = FALSE; NET "clk_50mhz" TNM_NET = clk_50mhz; TIMESPEC TS_clk_50MHz = PERIOD "clk_50mhz" 20 ns HIGH 50 %; # Vstup: PREPINACE NET "sw_0" LOC = P11 IOSTANDARD = LVCMOS33; NET "sw_1" LOC = L3 IOSTANDARD = LVCMOS33; NET "sw_2" LOC = K3 IOSTANDARD = LVCMOS33; NET "sw_3" LOC = B4 IOSTANDARD = LVCMOS33; NET "sw_4" LOC = G3 IOSTANDARD = LVCMOS33; NET "sw_5" LOC = F3 IOSTANDARD = LVCMOS33; NET "sw_6" LOC = E2 IOSTANDARD = LVCMOS33; NET "sw_7" LOC = N3 IOSTANDARD = LVCMOS33; # Vstup: TLACITKA NET "btn_0" LOC = G12 IOSTANDARD = LVCMOS33; NET "btn_1" LOC = C11 IOSTANDARD = LVCMOS33; NET "btn_2" LOC = M4 IOSTANDARD = LVCMOS33; NET "btn_3" LOC = A7 IOSTANDARD = LVCMOS33; # Vystup: LED diody na cislici zobrazovace NET "ca" LOC = L14 IOSTANDARD = LVCMOS33; NET "cb" LOC = H12 IOSTANDARD = LVCMOS33; NET "cc" LOC = N14 IOSTANDARD = LVCMOS33; NET "cd" LOC = N11 IOSTANDARD = LVCMOS33; NET "ce" LOC = P12 IOSTANDARD = LVCMOS33; NET "cf" LOC = L13 IOSTANDARD = LVCMOS33; NET "cg" LOC = M12 IOSTANDARD = LVCMOS33; NET "dp" LOC = N13 IOSTANDARD = LVCMOS33; # Vystup: Volba cislice v zobrazovaci NET "an_0" LOC = F12 IOSTANDARD = LVCMOS33; NET "an_1" LOC = J12 IOSTANDARD = LVCMOS33; NET "an_2" LOC = M13 IOSTANDARD = LVCMOS33; NET "an_3" LOC = K14 IOSTANDARD = LVCMOS33; # Vystup: LED diody u prepinacu NET "ld_0" LOC = M5 IOSTANDARD = LVCMOS33; NET "ld_1" LOC = M11 IOSTANDARD = LVCMOS33; NET "ld_2" LOC = P7 IOSTANDARD = LVCMOS33; NET "ld_3" LOC = P6 IOSTANDARD = LVCMOS33; NET "ld_4" LOC = N5 IOSTANDARD = LVCMOS33; NET "ld_5" LOC = N4 IOSTANDARD = LVCMOS33; NET "ld_6" LOC = P4 IOSTANDARD = LVCMOS33; NET "ld_7" LOC = G1 IOSTANDARD = LVCMOS33; Stručný popis souboru definice přiřazení PINů. # jednořádkový komentář, Popis významu přiřazovacího výrazu. NET "jménosignálu" LOC = označenípinu IOSTANDARD = typportu; Při provádění editace pro konkrétní úlohu budou nevyužité řádky v definičním souboru transformovány (převedeny) pomocí znaku " # " na jednořádkový komentář nebo budou ze souboru příslušné řádky odstraněny. Jména signálů musí být sjednocena mezi souborem *.UCF a zdrojovým souborem popisu logické funkce. A7B14SAP Struktura a architektura počítačů 22 / 45
Přiřazení PINů obvodu u vzorového příkladu k příslušným signálům. Obsah souboru *.UCF # Vstup: TLACITKA NET X0 LOC = G12 IOSTANDARD = LVCMOS33; # oznaceni na desce btn_0 NET X1 LOC = C11 IOSTANDARD = LVCMOS33; # oznaceni na desce btn_1 # Vystup: LED diody u prepinacu NET Y LOC = M5 IOSTANDARD = LVCMOS33; # oznaceni na desce ld_0 A7B14SAP Struktura a architektura počítačů 23 / 45
Překlad zdrojového souboru. 1.) Spuštění překladu. 1.1.) Překlad ze zdrojů do logického a technologického schématu, 1.2.) následně implementace návrhu do předepsaného obvodu. nebo Postupná volba překladu ze zdrojové podoby do logického a technologického schématu a po úspěšném překladu následuje volba implementace návrhu. A7B14SAP Struktura a architektura počítačů 24 / 45
Překlad zdrojového souboru. Zobrazení technologického schématu. A7B14SAP Struktura a architektura počítačů 25 / 45
Překlad zdrojového souboru technologické schéma. A7B14SAP Struktura a architektura počítačů 26 / 45
Překlad zdrojového souboru - technologické schéma. Zobrazení podrobného technologického schématu. A7B14SAP Struktura a architektura počítačů 27 / 45
Překlad zdrojového souboru - technologické schéma. A7B14SAP Struktura a architektura počítačů 28 / 45
Simulace logické funkce obvodu behaviorální simulace. 1. Přepnutí do simulace logické funkce. 2. Volba Behavioral simulace. 3. Vytvořit soubor popisu průběhu simulace. A7B14SAP Struktura a architektura počítačů 29 / 45
Simulace logické funkce obvodu Založení testovacího souboru ve formátu VHDL. 1. Volba typu souboru. VHDL Test Bench 2. Zadání jména testovacího souboru. 3. Další krok. A7B14SAP Struktura a architektura počítačů 30 / 45
Simulace logické funkce obvodu Přiřazení testovaného s testujícím souborem. 1. Volba testovaného souboru. 2. Další krok. A7B14SAP Struktura a architektura počítačů 31 / 45
Simulace logické funkce obvodu rekapitulace. A7B14SAP Struktura a architektura počítačů 32 / 45
Simulace logické funkce obvodu Připojení testovacího souboru do projektu. Připojený souboru do projektu. A7B14SAP Struktura a architektura počítačů 33 / 45
Simulace logické funkce obvodu Spuštění editoru pro soubory ve formátu VHDL. Vložení testovací posloupnosti vstupních signálů. A7B14SAP Struktura a architektura počítačů 34 / 45
Simulace logické funkce obvodu ukázka souboru VHDL popisujícího připojení a časový průběh vstupních signálů pro testování vlastností logické funkce. LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.numeric_std.all; LIBRARY UNISIM; USE UNISIM.Vcomponents.ALL; ENTITY navod_1_navod_1_sch_tb IS END navod_1_navod_1_sch_tb; ARCHITECTURE behavioral OF navod_1_navod_1_sch_tb IS COMPONENT navod_1 PORT( Y : OUT STD_LOGIC; X0 : IN STD_LOGIC; X1 : IN STD_LOGIC); END COMPONENT; SIGNAL VYSTUP : STD_LOGIC; SIGNAL VSTUP_A : STD_LOGIC; SIGNAL VSTUP_B : STD_LOGIC; BEGIN UUT: navod_1 PORT MAP( Y => VYSTUP, X0 => VSTUP_A, X1 => VSTUP_B ); -- *** Test Bench - User Defined Section *** tb : PROCESS BEGIN Rozhranní simulované komponenty. Připojení vstupních signálů ke komponentě. VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -- VSTUP_A <= '1'; VSTUP_B <= '0'; wait for 20ns; -- VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -- VSTUP_A <= '0'; VSTUP_B <= '1'; wait for 20ns; -- VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -- VSTUP_A <= '1'; VSTUP_B <= '1'; wait for 20ns; -- VSTUP_A <= '0'; VSTUP_B <= '0'; wait for 20ns; -- WAIT; -- will wait forever END PROCESS; -- *** End Test Bench - User Defined Section *** END; Definování časového průběhu vstupních signálů. A7B14SAP Struktura a architektura počítačů 35 / 45
Simulace logické funkce obvodu. Po doplnění časové posloupnosti vstupních signálů do logického obvodu se provede: 1. Volba logické simulace Behavioral. 2. Soubor popisující časový průběh vstupních signálů je připraven. 3. Kontrola správnosti testovacího souboru. 4.1. Spuštění simulace start programu ISim. 4.2. Spuštění simulace. A7B14SAP Struktura a architektura počítačů 36 / 45
Simulace logické funkce obvodu GUI prostředí programu ISim. Časový průběh vstupních a výstupních logických signálu. A. Zobrazení celého průběhu simulace. Zobrazení celé časové osy. B. Aktivní signály. např.: Pro detekci náběžné (sestupné) hrany. C. Ikony přesunu časové značky na začátek (konec) simulace. D. Ikony přesunu časové značky na náběžné a sestupné hrany aktivních signálů. A7B14SAP Struktura a architektura počítačů 37 / 45
Simulace logické funkce obvodu. Program ISim umožňuje např. následující funkce: a.) Resetů simulace, b.) Start simulace, c.) Nastaveni bodu zastavení simulace Breakpoint, d.) Uložení zvolené konfigurace simulačního programu, atd. A7B14SAP Struktura a architektura počítačů 38 / 45
Časová simulace logické funkce obvodu Post Route simulace. 1. Volba logické simulace Post-Route. 2. Soubor popisující časový průběh vstupních signálů je připraven a převzat ze simulace Behavioral. 3. Kontrola správnosti testovacího souboru. 4.1. Spuštění simulace start programu ISim. 4.2. Spuštění simulace. A7B14SAP Struktura a architektura počítačů 39 / 45
Časová simulace logické funkce obvodu Je využit identický soubor definující časový průběh vstupů jako u logické simulace obvodu a také identický soubor konfigurace simulátoru ISim. Simulace respektuje časové zpoždění signálů v obvodu. Zpoždění signálu průchodem logickou funkcí je t = 6,015 [ns]. A7B14SAP Struktura a architektura počítačů 40 / 45
Překlad zdrojového souboru. Generování souboru konfigurace příslušného obvodu FPGA. A7B14SAP Struktura a architektura počítačů 41 / 45
Spuštění programu Adept. Postup: 1. Připojit desku přípravku BASYS 2 prostřednictvím USB kabelu k PC. 2. Přepnout přepínač SW8 do polohy ON. 3. Spustit program Adept. Program sám identifikuje typ připojeného přípravku a příslušné obvody na přípravku. A7B14SAP Struktura a architektura počítačů 42 / 45
Práce s programem Adept. Identifikace přípravku. Identifikace instalovaného obvodu FPGA. Identifikace instalované konfigurační paměti pro obvod FPGA. Vyhledání a volba konfiguračního souboru *.BIT. Např.: navod_01.bit A7B14SAP Struktura a architektura počítačů 43 / 45
Práce s programem Adept. Spuštění konfigurace obvodu FPGA zadaným souborem. Aktuální konfigurační soubor. A7B14SAP Struktura a architektura počítačů 44 / 45
Ověření funkce na přípravku BASYS 2. A7B14SAP Struktura a architektura počítačů 45 / 45