Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
|
|
- Naděžda Novotná
- před 5 lety
- Počet zobrazení:
Transkript
1 Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické v Praze, fakulta informačních technologií Přednáška 6: VHDL-paralelní příkazy, uživatelské knihovny Stručný obsah: přehled paralelních signálových příkazů, bloky, strážené bloky a signály, ukázky modelů v paralelním prostředí, tvorba uživatelských knihoven MI-SIM Jiří Douša
2 Paralelní signálové příkazy Příklad.: předpokládejme strukturu dílčích částí b a f1 f2 c f3 d předpoklad: všechny výstupy mají nulové zpoždění následující popisy - ekvivalentní chování 1) b <= f1 (a) 2) d <= f3 (b,c) c <= f2 (b) c <= f2 (b) d <= f3 (b,c) b <= f1 (a) uložení výstupů bez delta zpoždění - nedeterministické chování použití delta zpoždění - vede jednoznačně na posloupnost a time microtime změna a => výpočet f1 změna b => výpočet f2, f3 změna c, d => výpočet f3 změna d MI-SIM Jiří Douša
3 Paralelní signálové příkazy dva typy: nepodmíněné: stejná syntax jako u sekvenčních příkazů podmíněné: rozlišná syntax Příklad: RS asynchronní klopný obvod SN & QQ Q RN & QQN QN entity RS is port ( SN, RN: in bit; Q, QN: out bit ); end RS; architecture Arch of RS is signal QQ, QQN : bit; QQ <= not (SN and QQN) after.; QQN <= not (RN and QQ) after.; Q <= QQ; QN <= QQN; -- zápis do výstupních portů end Arch; Poznámka: uvažujme nenulové, ale stejné zpoždění obou členů a efekt obvodu pro následující posloupnost vstupů : 00, 11 => astabilní chování, pro nulové zpoždění kmitá s delta zpožděním MI-SIM Jiří Douša
4 Paralelní signálové příkazy Příklad: generátor parity - nástin různých možností: jeden osmivstupový xor, symetrický strom sestavený ze tří hladin dvouvstupových elementů xor, sedmiúrovňová kaskáda z dvouvstupových elementů xor, adt. entity Suda_parita is port (vst: in bit_vector (7 downto 0); parita: out bit); end Suda_parita; architecture A1 of Suda_parita is -- kaskáda: 7 úrovní signal s: bit_vector (1 to 6); --pomocné lokální signály s (1) <= vst (0) xor vst (1); s (2) <= s (1) xor vst (2); s (3) <= s (2) xor vst (3); Srovnání s procesem: s (4) <= s (3) xor vst (4); s (5) <= s (4) xor vst (5); s (6) <= s (5) xor vst (6); výrazná pravidelnost parita <= s (6) xor vst (7); end A1; a) process ( vst ) end process; --špatně b) process ( vst ) variable s:...; end process; -- OK c) process ( vst, s ).end process; -- OK d) 7 procesů obsahujících po jediném příkazu; --OK MI-SIM Jiří Douša
5 Příkaz generate účel: generování podobných paralelních příkazů dvě formy: iterační typ příkazu : <for schema> analogie sekvenčního příkazu cyklu, pro generování pravidelných struktur, podmíněný typ příkazu: <if schema> analogie sekvenčního příkazu if, nelze použít alternativní větve (analogie s elsif nebo else), použití: pro podmíněné generování odlišností, syntax: <label> for < ident> in <rozsah> generate <paralelní příkaz> end generate; <label> if < podmínka> generate <paralelní příkaz> end generate; řídící proměnná cyklu je implicitně deklarována, nemůže být explicitně modifikována, je nedostupná vně příkazu generate MI-SIM Jiří Douša
6 Příkaz generate Příklad: generátor parity ve formě kaskády vytvořené pomocí příkazů typu data - flow (viz minulý příklad) entity Suda_parita is port (vst: in bit_vector (7 downto 0); parita: out bit); end Suda_parita; architecture A2 of Suda_parita is signal s: bit_vector ( 1 to 6); G: for i in 0 to 6 generate -- generuje sedm příkazů G0: if ( i = 0) generate --1. příkaz kaskády s(i+1) <= vst (i) xor vst (i+1); end generate; G1_5: if ( i >= 1 and i <=5 ) generate --uvnitř kaskády s(i+1) <= s (i) xor vst (i+1); end generate; end A2; G6: if ( i = 6) generate --poslední příkaz kaskády parita <= s (i) xor vst (i+1); end generate; end generate; MI-SIM Jiří Douša
7 Podmíněné paralelní signálové příkazy příkaz when: <cílový signál> <= <výraz> [after <zpoždění>] when <podmínka> else ; --opakování <výraz> *after <zpoždění>+; analogie sekvenčního příkazu if, provedení při změně některého signálu na pravé straně příkazu, podmínky jsou testovány v pořadí v jakém jsou uvedeny, v případě splněné podmínky dojde k přiřazení hodnoty výrazu a testování dalších podmínek končí. příkaz with: with <testovaný výraz> select <cílový signál> <= <výraz>[ after <zpoždění>] when <výběr>, ; -- opakování analogie sekvenčního příkazu case, provedení při změně některého signálu z <testovaný výraz> či z <výraz>, testovaný výraz musí být diskrétního typu, všechny hodnoty testovaného výrazu musí být v příkazu citovány právě jednou MI-SIM Jiří Douša
8 Podmíněné paralelní signálové příkazy Příklad: osmibitový třístavový budič: a 8 8 bus enable a) použití příkazu when: bus <= a when enable = 0 else (others => Z ); b) použití příkazu with: with enable select bus <= a when 0, (others => Z ) when 1 ; poznámka: zde byly uvedeny dva paralelní podmíněné příkazy; každý z nich representuje chování všech osmi budičů sběrnice bus (předpoklad: a, bus jsou osmibitové vektory typu std_logic ) MI-SIM Jiří Douša
9 Modely kombinačních obvodů Příklad.: multiplexor 4 x 1: a b c d y příkaz when: y <= a when s = 00 else b when s = 01 else c when s = 10 else process (a,b,c,d,s) if s = 00 then y <=a; elsif...; d;... else y <=d; end if; end process; s(0) s(1) příkaz with: process (a,b,c,d,s) with s select y < = a when 00, case s is b when 01, when 00 => y <= a; c when 10,...; d when others; end case; end process; Poznámka: v paralelním prostředí je možné použít kteroukoliv z uvedených čtyř variant MI-SIM Jiří Douša
10 Modely klopných obvodů 1) hladinový synchronní klopný obvod typu D: entity DL is port (D, clk: in bit; Q, QN: buffer bit ); end DL; architecture Arch of DL is --hladinový klopný obvod Q <= D when clk = 1 else Q ; QN <= not Q; end Arch1; 2) hranový synchronní klopný obvod typu D (zde pouze příkazy): Q <= D when ( clk = 1 and clk event ) else Q; QN <= not Q; 3) asynchronní klopný obvod typu JK (zde pouze architektura): architecture Arch of JK is --hladinový klopný obvod Q <= Q when ( J = 0 and K = 0 ) else 0 when ( J = 0 and K = 1 ) else 1 when ( J = 1 and K = 0 ) else QN; QN <= not Q; end Arch2; MI-SIM Jiří Douša
11 Modely automatů Příklad: 00/0 01/1 10/1 automatový model seriové sčítačky Q0 11/0 00/1 Q1 entity Scit is port (x, y, clk: in bit; s: out bit); 01/0 10/0 11/1 end Scit; architecture Ascit of Scit is type stav is (Q0, Q1); signal sstav, pstav: stav; pstav <= Q0 when sstav = Q0 and not (x= 1 and y = 1 ) else Q1 when sstav =Q0 and Q0 when sstav =Q1 and Q1 ; (x= 1 and y = 1 ) else (x= 0 and y = 0 ) else s <= 0 when sstav = Q0 and ((x xor y) = 0 ) or sstav = Q1 and (( x xor y) = 1 ) 1 ; -- následuje vlastní přechod do nového stavu sstav <= pstav when clk event and clk = 1 else sstav; end Ascit ; else MI-SIM Jiří Douša
12 Paralelní příkaz assert Použití: kontrola nepřípustných situací: zakázané kombinace vstupních hodnot, kontrola parity, porušení časových omezení (předstih, přesah) syntax : assert (<podmínka>) poznámka.: [report <zpráva>+ [severity <chybová úroveň> +; provedení příkazu: při změně hodnoty některého signálu v <podmínka> pokud není splněná <podmínka> pak je zpráva vytištěna spolu s případným ukončením simulace <chybová úroveň> - jde o jednu z hodnot note, warning, error, failure I EM1 EM2 M I..interface, M...model EM1.error manager (pro všechny architektury) EM2.error manager (pro danou architekturu) entity architecture MI-SIM Jiří Douša
13 Příklady použití: Paralelní příkaz assert 1) kontrola předstihu klopného obvodu: entity FF is generic (predstih, presah: time); port (d,clk: in std_logic; q: out std_logic); -- parametry entity assert not (clk = 1 and clk event -- not ( je hrana clk and not d stable(predstih)) -- a d není stabilní) report predstih nedodrzen severity error; end FF; D clk DFF q 2) kontrola přesahu klopného obvodu: assert not (clk delayed (presah) = 1 and clk delayed (presah) event --not (na del(clk) hrana and not d stable (presah)) -- a d není stabilní ) -- jiná možná varianta assert: assert ( not ( clk delayed (presah) = 1 and clk delayed (presah) event ) -- není na del (clk) hrana or d stable (presah) -- nebo d je stabilní ) report presah nedodrzen severity error; MI-SIM Jiří Douša
14 Odložený příkaz assert provedení: v posledním delta cyklu pro danou hodnotu modelového času ( pouze ve VHDL-93 ) nereaguje na předchozí zákmity v průběhu předchozích delta cyklů Příklad: detektor parity - výstupní syndrom je průběžně indikován a(1) a(2) a(3) a(4) a(5) xor 0 -> 1 i1 xor 0 -> 1 i2 xor 0 -> 1 i3 xor 0 -> 1 -> 0 syndrom i1 i2 i3 syndrom architecture Arch of. is signal i1, i2, i3, syndrom : bit; -- lokální signály i1 <= a(1) xor a(2); i2 <=.; i3 <= ; syndrom <= i(3) xor a(5); -- paralelní assert postponed assert ( syndrom = 0 ) report...; end Arch; 4 delta - cykly MI-SIM Jiří Douša
15 Paralelní příkaz procedury přípustné parametry: pouze signály módu in, out, inout nebo konstanty módu in, příkaz paralelní procedury je transformován na příkaz procesu. Příklad: deklarace a použití sčítačky v architektuře architecture Arch of. is procedure Sum -- toto je deklarační část architektury ( signal a, b: in bit_vector; signal s: out bit_vector; signal cin: in bit; signal cout: out bit ) is..; --deklarační část procedury.end Sum; --operační část procedury.; Sum ( u, v, w, p, q); end Arch; -- následuje operační část architektury -- příkaz paralelní procedury Poznámky: 1) příkaz procedury Sum je ekvivalentní příkazu process Sum ( u, v, w, p, q); wait on u, v, p; end process; 2) globální signály, které jsou v těle procedury použity jako vstupy a nejsou uvedeny v seznamu parametrů, nemohou iniciovat provedení procedury MI-SIM Jiří Douša
16 Bloky mechanismus pro vnitřní členění paralelního prostředí v architektuře (příkaz bloku = paralelní příkaz), bloky lze vzájemně vnořovat, v bloku lze deklarovat vše co v architektuře, deklarované objekty jsou v daném bloku lokální, bloky mohou obsahovat porty, které umožňují jejich mapování na vnější signály bloku, strážené bloky umožňují specifikovat podmínku pro synchronizaci paralelních příkazů. globální signály A B C porty bloků architektura (paralelní prostředí) MI-SIM Jiří Douša
17 Bloky syntax : <label> block: [( <strážený výraz> )] -- <strážený výraz> pouze u strážených bloků -- následuje hlavička bloku [ generic (.); -- parametry bloku generic map..; + -- mapování parametrů [ port ( ) ; -- vstupy a výstupy port map..; + -- mapování portů * <deklarační část bloku> + -- lokální objekty..; end block [ <label > ]; příkazová část bloku (paralelní prostředí) Poznámka: mechanismus bloků je použit při mapování vodičů do vnořených entit (více hierarchické struktury: viz později) vnější prostředí: blok komponenty blok entity a architektury Arch globální signály porty komponenty porty vnořené entity MI-SIM Jiří Douša
18 Strážené bloky guarded block: blok doplněný o tzv. strážený výraz (guarded expression) ve stráženém bloku je implicitně deklarován signál guard, jehož hodnota automaticky sleduje v průběhu simulace hodnotu stráženého výrazu signál guard nelze explicitně budit žádným budičem uvnitř stráženého bloku a ani jej nelze připojovat k portům módu in, inout, buffer ve stráženém bloku lze použít signál guard k podmíněnému provedení t. zv. strážených signálových příkazů (označených symbolem guarded); toto provedení nastane: při změně hodnoty stráženého výrazu z hodnoty false na hodnotu true, v případě, že strážený výraz má hodnotu true a nastala událost na některém signálu vyskytujícím se na pravé straně stráženého příkazu MI-SIM Jiří Douša
19 Strážené bloky a synchronizace příkazů Příklad: řízení signálových paralelních (a vzájemně asynchronních) příkazů signálem guard: B1: block ( control = 1 ) --následuje operační část stráženého bloku X <= guarded A and B after 5 ns; Y <= A and B after 5 ns; end block B1; -- strážený příkaz -- tento příkaz není strážený -- proto ignoruje řízení časové diagramy signálů: A B control Y X.. okamžik provedení příkazu 5ns 5ns MI-SIM Jiří Douša
20 Strážené bloky je přípustné i zahnízdění strážených bloků: architecture Arch of is signal control: bit; --globální signál v architektuře..; -- paralelní příkazy architektury control <=..; -- globální signál z hlediska BA BA: block ( control = 1 ) signal control: bit; -- lokální signál v bloku BA XA <= guarded A and B after ; control <=.; -- lokální signál v BA BB: block ( control = 1 and guard ) -- signál control je lokální signál z BA a signál guard zde -- zastupuje strážený výraz z bloku BA XB <= guarded A and B after ; end block BB; end block BA;..; end Arch; MI-SIM Jiří Douša
21 Aplikace strážených bloků Příklady: 1) hladinový synchronní obvod typu D: entity D is port (clk, D: in bit; QN: out bit; Q: buffer bit ); end D; architecture Arch of D is DL: block (clk = 1 ) Q <= guarded D ; QN <= not Q ; end block DL; end Arch; Poznámka: chování stráženého příkazu Q <= guarded D process if guard then Q <= D; end if; wait on guard, D; --pokračuj v případě události na guard nebo D end process; MI-SIM Jiří Douša
22 Aplikace strážených bloků 2) hladinový synchronní obvod typu JK: architecture Arch of JK is JK: block (clk = 1 ) Q <= guarded Q when ( J = 0 and K= 0 ) else 0 when (J = 0 and K= 1 ) else 1 when (J = 1 and K= 0 ) else not Q; end block JK; end Arch; 3) model seriové sčítačky entity Scit is port ( x,y, clk, start: in bit; s: out bit ); end Scit; architecture Arch of Scit is signal prenos, pstav: bit; --vnitřní stav sčítačky prech: block (clk = 1 and clk event) prenos <= guarded 0 when start = 1 else pstav; s <= x xor y xor prenos; pstav <= x and y or x and prenos or y and prenos; end block prech; end Arch; -- typ Mealy MI-SIM Jiří Douša
23 Strážené signály Buzení signálů (celkový přehled): signál (obyčejný): lze budit pouze jedním budičem rozhodovaný (resolved) signál: připouští existenci více paralelních budičů - resoluční funkce řeší vzájemné konflikty budiče rozhod. signálů nelze odpojovat strážený (guarded) signál připouští více budičů, které lze dynamicky jednotlivě odpojovat a připojovat strážený signál typu register po případném odpojení všech budičů signál pamatuje svou poslední hodnotu (v takovém případě příslušná resoluční funkce není vyhodnocována) strážený signál typu bus resoluční funkce je vyhodnocována vždy a musí být navržena i pro případ odpojení všech budičů MI-SIM Jiří Douša
24 Strážené signály Rozlišení signálů - dle jejich deklarace předpoklad: pro typ bit je definována resoluční funkce wired_or subtype mont_soucet is wired_or bit; -- jde o podtyp -- datového typu bit, který je vázaný na resoluční funkci wired_or signal S1: mont_soucet; -- rozhodovaný signál -- může být buzen více vodiči signal S2: mont_soucet register;--strážený signál -- typu register: může být odpojen od zdroje signal S3: mont_soucet bus; --strážený sig. typu bus -- může být odpojen od budiče Buzení strážených signálů: paralelní prostředí: aktivací strážených signálových přiřazovacích příkazů (ve stráženém bloku), sekvenční prostředí: aktivací budiče. Odpojení budičů od strážených signálů: paralelní prostředí: nastane v okamžiku, kdy implicitní signál guard nabude hodnoty false => budič nabývá hodnoty null ( t. zv. prázdné transakce )., sekvenční prostředí: přiřazení hodnoty null MI-SIM Jiří Douša
25 Bloky a strážené signály demonstrace vlivu více budičů na rozhodované a strážené signály předpoklad: signal A, B: bit; BL1: block (mode = 1 ) DATA<= guarded A; -- budič 1; end block B1; BL2: block (mode = 0 ) DATA <= guarded B; -- budič 2 end block B1; Rozlišíme dva případy dle deklarace signálu DATA: 1) signal DATA: mont_soucet ; -- resolved signal -- v tomto případě resoluční funkce řeší konflikty více budičů a strážený příkaz má pouze synchronizační funkci 2) signal DATA: mont_soucet register; --strážený signál -- v tomto případě dochází k připojení či odpojení stráženého signálu od budičů A B mode = 1 mode = 0 wired_or DATA MI-SIM Jiří Douša
26 Bloky a strážené signály časové diagramy signálů z minulého příkladu: mode A B aktivita budiče 1 aktivita budiče 2 1) případ deklarace DATA jako rozhodovaného signálu: DATA 2) případ deklarace DATA jako stráženého signálu: DATA budič B1 budič B MI-SIM Jiří Douša
27 Příklad automatu: 1 Modely automatů 0 A/1 0 1 C/1 1 B/0 0 entity E is port (x, clk: in bit; y:out bit); end E; architecture Arch of E is type t_stav is (A,B,C); -- množina vnitřních stavů type stavy is array (natural range <>) of t_stav; --typ arg. resoluční f-ce function res (budice: stavy) return t_stav is return budice (budice left); end res; -- rezoluční funkce subtype res_stav is res t_stav; -- deklarace typu pro resolved signal signal stav : res_stav register:= A; --počáteční stav nb_hr: block ( clk = 1 and not clk stable ) st_a: block (guard and stav = A) stav <= guarded stav when x = 0 else B; end block; st_b: block (guard and stav = B) stav <= guarded stav when x = 0 else C; end block; st_c: block (guard and stav = C) stav <= guarded stav when x = 1 else A; end block; end block nb_hr; with stav select y <= 1 when A, 0 when B, 1 when C; end Arch; MI-SIM Jiří Douša
28 Knihovny VHDL připouští libovolný počet knihoven knihovna - soubor obsahující libovolný počet knihovních jednotek knihovní jednotka - samostatně analyzovatelná část primární jednotky entity, package, configuration sekundární jednotky architecture, package body musí být umístěny v téže knihovně jako odpovídající si primární jednotky každá primární jednotka může mít v téže knihovně několik sekundárních jednotek analýza - proces překladu (syntaktická analýza + sémantická kontrola + uložení do knihovny work) analýze sekundární knihovní jednotky musí předcházet analýza příslušné primární jednotky kterákoliv knihovní jednotka musí být analyzována až po provedení analýzy všech knihovních jednotek na jejichž objekty se uvažovaná jednotka odvolává konfigurace, která se odvolává na nějakou architekturu musí být analyzována až po analýze zmíněné architektury MI-SIM Jiří Douša
29 Knihovny předdefinované knihovny work: aktuální pracovní knihovna obsahující výsledky analýzy je implicitně viditelná, ale její knihovní jednotky nikoliv std: zdrojová knihovna, jejíž obsah se během analýzy nemění; má dvě části: std_logic_1164: package STANDARD (všechny objekty jsou vždy viditelné) package TEXTIO (operace s textovými soubory - nutno zviditelnit) datové typy a operace pro vícehodnotovou logiku std_logic_arith: matematická knihovna pro operace nad čísly typu signed i unsigned std_logic_unsigned: matematická knihovna pro binární hodnoty bez znaménka std_logic_signed: matematická knihovna pro binární hodnoty se znaménkem MI-SIM Jiří Douša
30 Viditelnosti ve VHDL oblast viditelnosti objektu - ve VHDL name space : od místa zviditelnění objektu do konce prostoru platnosti objektu konstrukce vytvářející prostory platností objektů: knihovny: umožňují exportovat vnitřní objekty vně entita: vnitřní deklarace jsou viditelné pouze ve všech příslušných architekturách architektura: vnitřní deklarace nejsou viditelné vně dané architektury deklarace komponenty procedura nebo funkce příkaz bloku deklarace konfigurace deklarace záznamu příkaz cyklu MI-SIM Jiří Douša
31 Zpřístupnění knihoven obecně nepřístupné zviditelnění jména knihovny : library <jméno knihovny>; zviditelnění jména package: use <jméno knihovny>. <jméno package>; zviditelnění všech objektů z package: use <jméno package>. all; jinak: use <jméno knihovny>.<jméno package>. all individuální zviditelnění určitého objektu z package: use <jméno package>. <jméno objektu>; příklady: library work; library std; use std.standard.all; --toto zpřístupnění není třeba uvádět; ve VHDL je zajištěno --implicitně pro každou jednotku library IEEE; use IEEE.std_logic_1164.all; --zviditelní všechny --objekty z package std_logic_1164 library IEEE, moje_kn; use IEEE. unsigned.all, moje_kn. moje_pack DFF; MI-SIM Jiří Douša
32 Vytváření knihovních jednotek package <jméno > is.; --interface : veřejné deklarace které lze zpřístupnit v jiných knihovnách jednotkách (entity, architecture, package) end ; -- možné deklarace: datové typy a podtypy, signály, konstanty, hlavičky funkcí a procedur, aliases, komponenty, soubory, sdílené proměnné. -- nelze deklarovat: proměnné, entity, architektury package body <jméno > is ; -- možné deklarace: hlavičky privátních funkcí a procedur, privátní datové typy a podtypy, privátní konstanty, ; -- implementace: operační části privátních funkcí a procedur, operační části exportovaných funkcí a procedur. end ; MI-SIM Jiří Douša
Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceSouhrn Apendixu A doporučení VHDL
Fakulta elektrotechniky a informatiky Univerzita Pardubice Souhrn Apendixu A doporučení VHDL Práce ke zkoušce z předmětu Programovatelné logické obvody Jméno: Jiří Paar Datum: 17. 2. 2010 Poznámka k jazyku
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VícePříklady popisu základních obvodů ve VHDL
Příklady popisu základních obvodů ve VHDL INP - cvičení 2 Michal Bidlo, 2008 bidlom@fit.vutbr.cz entity Circuit is port ( -- rozhraní obvodu ); end Circuit; Proces architecture Behavioral of Circuit is
VíceKoncept pokročilého návrhu ve VHDL. INP - cvičení 2
Koncept pokročilého návrhu ve VHDL INP - cvičení 2 architecture behv of Cnt is process (CLK,RST,CE) variable value: std_logic_vector(3 downto 0 if (RST = '1') then value := (others => '0' elsif (CLK'event
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceÚvod do jazyka VHDL. Jan Kořenek korenek@fit.vutbr.cz. Návrh číslicových systémů 2007-2008
Úvod do jazyka VHDL Návrh číslicových systémů 2007-2008 Jan Kořenek korenek@fit.vutbr.cz Jak popsat číslicový obvod Slovně Navrhněte (číslicový) obvod, který spočte sumu všech členů dané posloupnosti slovní
VíceChapter Základní principy simulace :).
Chapter 1 Simulace číslicových obvodů 1.1 Základní principy simulace V doporučeních firmy Xilinx, kde píší jakým způsobem navrhovat: pozor, vyhněte se asynchronnímu návrhu, pokud se tomu nevyhnete, zlikviduje
VíceJazyk VHDL konstanty, signály a proměnné. Jazyk VHDL paralelní a sekvenční doména. Kurz A0B38FPGA Aplikace hradlových polí
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Jazyk VHDL konstanty, signály a proměnné Jazyk VHDL paralelní a sekvenční doména Kurz A0B38FPGA
Více12. VHDL pro verifikaci - Testbench I
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti 12. VHDL pro verifikaci - Testbench I Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních
VíceJazyk VHDL zápis čísel, znaků a řetězců. Jazyk VHDL základní datové typy a operátory. Kurz A0B38FPGA Aplikace hradlových polí
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Jazyk VHDL zápis čísel, znaků a řetězců Jazyk VHDL základní datové typy a operátory Kurz
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Klopné obvody jsou nejjednodušší sekvenční součástky Záleží na předcházejícím stavu Asynchronní klopné obvody reagují na změny vstupu okamžitě Synchronní
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) imní semestr 2/2 Jiří Douša, katedra číslicového návrhu (K83), České vysoké učení technické v Prae,
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Realizace kombinačních logických funkcí Realizace kombinační logické funkce = sestavení zapojení obvodu, který ze vstupních proměnných vytvoří výstupní proměnné
Více3. Sekvenční logické obvody
3. Sekvenční logické obvody 3. Sekvenční logické obvody - úvod Sledujme chování jednoduchého logického obvodu se zpětnou vazbou 3. Sekvenční logické obvody příklad sekv.o. Příklad sledování polohy vozíku
Více14. Složitější konstrukce
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš
Více5. Sekvenční logické obvody
5. Sekvenční logické obvody 3. Sekvenční logické obvody - úvod Sledujme chování jednoduchého logického obvodu se zpětnou vazbou 3. Sekvenční logické obvody - příklad asynchronního sekvenčního obvodu 3.
VíceČíslicové obvody a jazyk VHDL
Číslicové obvody a jazyk VHDL Návrh počítačových systémů 2007-2008 Jan Kořenek korenek@fit.vutbr.cz Proč HW realizace algoritmu Vyšší rychlost paralelní nebo zřetězené zpracování, přizpůsobení výpočetních
VíceNávrh ovládání zdroje ATX
Návrh ovládání zdroje ATX Zapínání a vypínání PC zdroj ATX se zapíná spojením řídicího signálu \PS_ON se zemí zapnutí PC stiskem tlačítka POWER vypnutí PC (hardwarové) stiskem tlačítka POWER a jeho podržením
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Stavové automaty enkódování Proces, který rozhoduje kolik paměťových prvků bude využito v paměťové části. Binární enkódování je nejpoužívanější. j počet stavů
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Základní invertor v technologii CMOS dva tranzistory: T1 vodivostní kanál typ N T2 vodivostní kanál typ P při u VST = H nebo L je klidový proud velmi malý
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceStruktura a architektura počítačů (BI-SAP) 3
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 3 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Více1. Seznamte se s výukovou platformou FITkit (http://merlin.fit.vutbr.cz/fitkit/).
Zadání: Fakulta informačních technologií VUT v Brně Ústav počítačových systémů Technika personálních počítačů, cvičení ITP FITkit Řízení 7mi-segmentového displeje Úloha č. 3. 1. Seznamte se s výukovou
VíceNávrh. číslicových obvodů
Návrh číslicových obvodů SW Aritmetika HW Periférie CPU function AddSub(a,b,s); var c; a b k k a+b mpx c if (s==1) c=a+b; else c=a-b; a-b return c; End; PAMĚŤ s Princip: univerzální stroj Výhoda: univerzalita
VíceSčítačky Válcový posouvač. Demonstrační cvičení 6
Sčítačky Válcový posouvač INP Demonstrační cvičení 6 Poloviční sčítačka (Half Adder) A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 A B HA S C S: A C: A 0 1 0 0 1 0 B 0 1 B S
VíceSEKVENČNÍ LOGICKÉ OBVODY
Sekvenční logický obvod je elektronický obvod složený z logických členů. Sekvenční obvod se skládá ze dvou částí kombinační a paměťové. Abychom mohli určit hodnotu výstupní proměnné, je potřeba u sekvenčních
VíceVývoj VHDL. Verilog HDL
Popis systémů pomocí VHDL Vývoj VHDL HDL - Hardware Description Language VHDL - Very High Speed Integrated Circuits HDL Vývoj od roku 1983 v rámci projektu VHSIC 1987 - standard IEEE 1076-1987 1993 - revize
VíceVzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y Rovnicí y = x 1. Přiřazení signálů:
Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y 0 0 0 0 1 0 1 0 0 1 1 1 Rovnicí
Více2. Entity, Architecture, Process
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
Více1 Stručný popis jazyku VHDL
1 Stručný popis jazyku VHDL Jazyk VHDL (Very High Speed Integrated Circuits Hardware Description Language) je spolu s jazykem Verilog HDL jedním z nejpoužívanějším jazykům pro popis hardwarových struktur
VíceZákladní znaky. - Ve srovnání se Spice jsou velmi složité a vyžadují dlouhou dobu na plné osvojení. - Velmi nákladné simulační programy.
VHDL-AMS Počátek jazyků HDL sahá do šedesátých let. V průběhu doby vznikla celá řada jazyků FAS (Anacad 1988), SpetreHDL (Cadence 94), MAST (Analogy 1986) a jiné. V současné době hrají největší roli jazyky
VíceNásobičky, Boothovo překódování. Demonstrační cvičení 7
Násobičky, Boothovo překódování INP Demonstrační cvičení 7 Obsah Princip násobení Sekvenční a kombinační násobička Kombinační násobičky ve VHDL Násobení se znaménkem (FX) Boothovo překódování, VHDL Násobení
VíceStruktura a architektura počítačů (BI-SAP) 4
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 4 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
VícePROGRAMOVATELNÁ LOGICKÁ POLE A JAZYKY HDL
PROGRAMOVATELNÁ LOGICKÁ POLE A JAZYKY HDL Doc. Ing. Jaromír Kolouch, CSc. Ústav radioelektroniky FEKT VUT v Brně, Purkyňova 118, kolouch@feec.vutbr.cz Přednáška má přinést informaci o současném stavu v
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 2 KOMUNIKACE NAČIPU, LATENCE, PROPUSTNOST, ARCHITEKTURY doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních
VíceVzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y. Rovnicí y = x 1. x 0. Přiřazení signálů: ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
Vzorový příklad. Zadání: Na přípravku realizujte kombinační obvod představující funkci logického součinu dvou vstupů. Mající následující pravdivostní tabulku. x 1 x 0 y 0 0 0 0 1 0 1 0 0 1 1 1 Rovnicí
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Obvody s třístavovým výstupem dva tranzistory: vodivostní kanál typ N vodivostní kanál typ P X CS 3 stavový sa výstup Y P logika X 3 stavový výstup W N CS
VíceLogické obvody 10. Neúplné čítače Asynchronní čítače Hazardy v kombinačních obvodech Metastabilita Logické obvody - 10 hazardy 1
Logické obvody 10 Neúplné čítače Asynchronní čítače Hazardy v kombinačních obvodech Metastabilita 6.12.2007 Logické obvody - 10 hazardy 1 Neúplné čítače Návrh čítače M5 na tabuli v kódu binárním a Grayově
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
Více7. Popis konečného automatu
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Praktika návrhu číslicových obvodů Dr.-Ing. Martin Novotný Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Miloš
VíceY36SAP 2007 Y36SAP-4. Logické obvody kombinační a sekvenční používané v číslicovém počítači Sčítačka, půlsčítačka, registr, čítač
Y36SAP 27 Y36SAP-4 Logické obvody kombinační a sekvenční používané v číslicovém počítači Sčítačka, půlsčítačka, registr, čítač 27-Kubátová Y36SAP-Logické obvody typické Často používané funkce Majorita:
Více1 z 16 11.5.2009 11:33 Test: "CIT_04_SLO_30z50" Otázka č. 1 U Mooreova automatu závisí okamžitý výstup Odpověď A: na okamžitém stavu pamětí Odpověď B: na minulém stavu pamětí Odpověď C: na okamžitém stavu
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceProgramovací jazyk Pascal
Programovací jazyk Pascal Syntaktická pravidla (syntaxe jazyka) přesná pravidla pro zápis příkazů Sémantická pravidla (sémantika jazyka) pravidla, která každému příkazu přiřadí přesný význam Všechny konstrukce
VíceSekvenční logické obvody
Sekvenční logické obvody Sekvenční logické obvody - úvod Sledujme chování jednoduchého logického obvodu se zpětnou vazbou Sekvenční obvody - paměťové členy, klopné obvody flip-flop Asynchronní klopné obvody
Více3.7.5 Znaménkové operátory Násobící operátory Rùzné operátory Základní objekty Konstanty Sig
OBSAH Úvod 11 Signály v èíslicových systémech 13 2.1 Dvojstavové signály... 14 2.2 Tøístavové signály... 16 2.3 Dynamické parametry èíslicových signálù... 16 Jazyk VHDL 19 3.1 Historie, souèasnost, budoucnost
VíceMaturitní otázky z předmětu PROGRAMOVÁNÍ
Wichterlovo gymnázium, Ostrava-Poruba, příspěvková organizace Maturitní otázky z předmětu PROGRAMOVÁNÍ 1. Algoritmus a jeho vlastnosti algoritmus a jeho vlastnosti, formy zápisu algoritmu ověřování správnosti
VícePrincipy komunikace s adaptéry periferních zařízení (PZ)
Principy komunikace s adaptéry periferních zařízení (PZ) Několik možností kategorizace principů komunikace s externími adaptéry, např.: 1. Podle způsobu adresace registrů, které jsou součástí adaptérů.
VíceStruktura a architektura počítačů (BI-SAP) 10
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 10 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
VícePokročilé využití jazyka VHDL. Pavel Lafata
Pokročilé využití jazyka VHDL Pavel Lafata Autor: Pavel Lafata Název díla: Pokročilé využití jazyka VHDL Zpracoval(a): České vysoké učení technické v Praze Fakulta elektrotechnická Kontaktní adresa: Technická
VícePascal. Katedra aplikované kybernetiky. Ing. Miroslav Vavroušek. Verze 7
Pascal Katedra aplikované kybernetiky Ing. Miroslav Vavroušek Verze 7 Proměnné Proměnná uchovává nějakou informaci potřebnou pro práci programu. Má ve svém oboru platnosti unikátní jméno. (Připadne, musí
VíceČtvrtek 8. prosince. Pascal - opakování základů. Struktura programu:
Čtvrtek 8 prosince Pascal - opakování základů Struktura programu: 1 hlavička obsahuje název programu, použité programové jednotky (knihovny), definice konstant, deklarace proměnných, všechny použité procedury
VíceÚvod do programovacích jazyků (Java)
Úvod do programovacích jazyků (Java) Michal Krátký Katedra informatiky VŠB Technická univerzita Ostrava Úvod do programovacích jazyků (Java), 2007/2008 c 2006 2008 Michal Krátký Úvod do programovacích
VíceCíle. Teoretický úvod
Předmět Ú Úloha č. 7 BIO - igitální obvody Ú mikroelektroniky Sekvenční logika návrh asynchronních a synchronních binárních čítačů, výhody a nevýhody, využití Student Cíle Funkce čítačů a použití v digitálních
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 7 ČASOVÁNÍ A SYNCHRONIZACE TECHNICKÉHO VYBAVENÍ doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních
VíceAlgoritmizace a programování
Algoritmizace a programování Řídicí struktury jazyka Java Struktura programu Příkazy jazyka Blok příkazů Logické příkazy Ternární logický operátor Verze pro akademický rok 2012/2013 1 Struktura programu
VíceSimulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
VíceObsah. Předmluva 13 Zpětná vazba od čtenářů 14 Zdrojové kódy ke knize 15 Errata 15
Předmluva 13 Zpětná vazba od čtenářů 14 Zdrojové kódy ke knize 15 Errata 15 KAPITOLA 1 Úvod do programo vání v jazyce C++ 17 Základní pojmy 17 Proměnné a konstanty 18 Typy příkazů 18 IDE integrované vývojové
VíceSdílení dat mezi podprogramy
Sdílení dat mezi podprogramy Datové objekty mohou být mezi podprogramy sdíleny pomocí ne-lokálních referenčních prostředí, která jsou vytvářena na základě æ explicitních modifikací (formální parametry
VíceKódy pro odstranění redundance, pro zabezpečení proti chybám. Demonstrační cvičení 5 INP
Kódy pro odstranění redundance, pro zabezpečení proti chybám Demonstrační cvičení 5 INP Princip kódování, pojmy Tady potřebujeme informaci zabezpečit, utajit apod. zpráva 000 111 000 0 1 0... kodér dekodér
Více4. Elektronické logické členy. Elektronické obvody pro logické členy
4. Elektronické logické členy Kombinační a sekvenční logické funkce a logické členy Elektronické obvody pro logické členy Polovodičové paměti 1 Kombinační logické obvody Způsoby zápisu logických funkcí:
VíceČíselné vyjádření hodnoty. Kolik váží hrouda zlata?
Čísla a logika Číselné vyjádření hodnoty Au Kolik váží hrouda zlata? Dekadické vážení Když přidám osmé závaží g, váha se převáží => závaží zase odeberu a začnu přidávat závaží x menší 7 závaží g 2 závaží
VíceLogické operace. Datový typ bool. Relační operátory. Logické operátory. IAJCE Přednáška č. 3. může nabýt hodnot: o true o false
Logické operace Datový typ bool může nabýt hodnot: o true o false Relační operátory pravda, 1, nepravda, 0, hodnoty všech primitivních datových typů (int, double ) jsou uspořádané lze je porovnávat binární
VíceObsah přednášky. programovacího jazyka. Motivace. Princip denotační sémantiky Sémantické funkce Výrazy Příkazy Vstup a výstup Kontinuace Program
Denotační sémantika programovacího jazyka doc. Dr. Ing. Miroslav Beneš katedra informatiky, A-1007 59 732 4213 Obsah přednášky Princip denotační sémantiky Sémantické funkce Výrazy Příkazy Vstup a výstup
VíceZákladní principy konstrukce systémové sběrnice - shrnutí. Shrnout základní principy konstrukce a fungování systémových sběrnic.
Základní principy konstrukce systémové sběrnice - shrnutí Shrnout základní principy konstrukce a fungování systémových sběrnic. 1 Co je to systémová sběrnice? Systémová sběrnice je prostředek sloužící
VíceImplementace čítačů v číslicových systémech 2 Jakub Šťastný ASICentrum, s.r.o. FPGA Laboratoř, Katedra teorie obvodů FEL ČVUT Praha
Tento článek je původním rukopisem textu publikovaného v časopise DPS Elektronika A-Z: J. Šťastný. Implementace čítačů v číslicových systémech 2, DPS Plošné spoje od A do Z, no 4, pp. 11-14, 2011. Bez
VícePříklad č. 1 Přepis informace ze vstupů (SW0 až SW3) na ledky (LEDG0 až LEDG3)
VHAD - Návod k VHDL hadovi Obsah Příklad č. 1 Přepis informace ze vstupů (SW0 až SW3) na ledky (LEDG0 až LEDG3)... 1 Příklad č. 2 Blikající LED... 3 Příklad č. 3 Časovač 1s... 4 Příklad č. 4 Had 8 x LED
VíceRegistry a čítače část 2
Registry a čítače část 2 Vypracoval SOU Ohradní Vladimír Jelínek Aktualizace září 2012 Úvod Registry a čítače jsou častým stavebním blokem v číslicových systémech. Jsou založeny na funkci synchronních
VícePraktické úlohy- 2.oblast zaměření
Praktické úlohy- 2.oblast zaměření Realizace praktických úloh zaměřených na dovednosti v oblastech: Měření specializovanými přístroji, jejich obsluha a parametrizace; Diagnostika a specifikace závad, měření
VíceArchitektura počítačů Logické obvody
Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics Digitální
VícePROGRAMOVATELNÉ LOGICKÉ OBVODY
PROGRAMOVATELNÉ LOGICKÉ OBVODY (PROGRAMMABLE LOGIC DEVICE PLD) Programovatelné logické obvody jsou číslicové obvody, jejichž logická funkce může být programována uživatelem. Výhody: snížení počtu integrovaných
Více10. Techniky formální verifikace a validace
Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt EVROPSKÝ SOCIÁLNÍ FOND PRAHA & EU: INVESTUJENE DO VAŠÍ BUDOUCNOSTI 10. Techniky formální verifikace a validace 1 Simulace není
VíceArchitektura počítačů Logické obvody
Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics 2/36 Digitální
VíceOperace ALU. INP 2008 FIT VUT v Brně
Operace ALU INP 2008 FIT VUT v Brně 1 Princip ALU (FX) Požadavky: Logické operace Sčítání (v doplňkovém kódu) Posuvy/rotace Násobení ělení B A not AN OR XOR + Y 1) Implementace logických operací je zřejmá
VíceStruktura a architektura počítačů
Struktura a archtektura počítačů Logcké obvody - sekvenční Formy popsu, konečný automat Příklady návrhu České vysoké učení techncké Fakulta elektrotechncká Ver..2 J. Zděnek 24 Logcký sekvenční obvod Logcký
VíceEvropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 11 METODY VERIFIKACE SYSTÉMŮ NA ČIPU Hana Kubátov vá doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta 1 informačních
VíceModelování procesů (2) 23.3.2009 Procesní řízení 1
Modelování procesů (2) 23.3.2009 Procesní řízení 1 Seznam notací Síťové diagramy Notace WfMC Notace Workflow Together Editor Aktivity diagram (UML) FirsStep Designer Procesní mapa Select Prespective (procesní
Více2. Synchronní číslicové systémy
Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt EVROPSKÝ SOCIÁLNÍ FON PRAHA & EU: INVESTUJENE O VAŠÍ BUOUCNOSTI 2. Synchronní číslicové systémy 1 Podmínky korektní funkce hranového
VíceČíslicové obvody základní pojmy
Číslicové obvody základní pojmy V číslicové technice se pracuje s fyzikálními veličinami, které lze popsat při určité míře zjednodušení dvěma stavy. Logické stavy binární proměnné nabývají dvou stavů:
VíceÚvod do problematiky obvodů FPGA pro integrovanou výuku VUT a VŠB-TUO
FAKULTA ELEKTROTECHNIKY A KOMUNIKAČNÍCH TECHNOLOGIÍ VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ Úvod do problematiky obvodů FPGA pro integrovanou výuku VUT a VŠB-TUO Garant předmětu: Ing. Michal Kubíček, Ph.D. Autoři
Více6 Příkazy řízení toku
6 Příkazy řízení toku Studijní cíl Tento studijní blok má za cíl pokračovat v základních prvcích jazyka Java. Konkrétně bude věnována pozornost příkazům pro řízení toku programu. Pro všechny tyto základní
VíceKonečný automat. Studium chování dynam. Systémů s diskrétním parametrem číslic. Počítae, nervové sys, jazyky...
Konečný automat. Syntéza kombinačních a sekvenčních logických obvodů. Sekvenční obvody asynchronní, synchronní a pulzní. Logické řízení technologických procesů, zápis algoritmů a formulace cílů řízení.
VíceSekvenční logické obvody
Název a adresa školy: Střední škola průmyslová a umělecká, Opava, příspěvková organizace, Praskova 399/8, Opava, 746 01 Název operačního programu: OP Vzdělávání pro konkurenceschopnost, oblast podpory
VíceKritéria hodnocení praktické maturitní zkoušky z databázových systémů
Kritéria hodnocení praktické maturitní zkoušky z databázových systémů Otázka č. 1 Datový model 1. Správně navržený ERD model dle zadání max. 40 bodů teoretické znalosti konceptuálního modelování správné
VíceTematický celek Proměnné. Proměnné slouží k dočasnému uchovávání hodnot během provádění aplikace Deklarace proměnných
Tematický celek 03 3.1 Proměnné Proměnné slouží k dočasnému uchovávání hodnot během provádění aplikace. 3.1.1 Deklarace proměnných Dim jméno_proměnné [As typ] - deklarace uvnitř procedury platí pouze pro
VíceGENEROVÁNÍ KÓDU 9. SHRNUTÍ - PŘÍKLAD POSTUPU PŘEKLADU VSTUPNÍHO PROGRAMU (ZA POUŽITÍ DOSUD ZNÁMÝCH TECHNIK)
GENEROVÁNÍ KÓDU 9. SHRNUTÍ - PŘÍKLAD POSTUPU PŘEKLADU VSTUPNÍHO PROGRAMU (ZA POUŽITÍ DOSUD ZNÁMÝCH TECHNIK) 2011 Jan Janoušek MI-GEN Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Úvod
VíceDigitální technika. Jazyk VHDL, základy návrhu. Ing. Jakub Št astný, Ph.D. 1
Digitální technika Jazyk VHDL, základy návrhu Ing. Jakub Št astný, Ph.D. 1 1 stastnj1@seznam.cz FPGA laboratory Department of Circuit Theory, FEE CTU Prague Technická 2, Praha 6, 166 27 http://amber.feld.cvut.cz/fpga
VíceČinnost: 1) Vyhodnotí se výraz E. 2) Jeho hodnota se uloží do proměnné V.
Přiřazovací příkaz V := E, V jednoduchá nebo indexovaná proměnná, E výraz, jehož typ je kompatibilní podle přiřazení s typem proměnné V. 1) Vyhodnotí se výraz E. 2) Jeho hodnota se uloží do proměnné V.
VíceŘídicí struktury. alg3 1
Řídicí struktury Řídicí struktura je programová konstrukce, která se skládá z dílčích příkazů a předepisuje pro ně způsob provedení Tři druhy řídicích struktur: posloupnost, předepisující postupné provedení
VíceOrganizace předmětu, podmínky pro získání klasifikovaného zápočtu
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická Ing. Radek Sedláček, Ph.D., katedra měření K13138 Organizace předmětu, podmínky pro získání klasifikovaného zápočtu Kurz A0B38FPGA Aplikace
Více... sekvenční výstupy. Obr. 1: Obecné schéma stavového automatu
Předmět Ústav Úloha č. 10 BDIO - Digitální obvody Ústav mikroelektroniky Komplexní příklad - návrh řídicí logiky pro jednoduchý nápojový automat, kombinační + sekvenční logika (stavové automaty) Student
Více7. Pracovní postupy. Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt
Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt EVROPSKÝ SOCIÁLNÍ FOND PRAHA & EU: INVESTUJENE DO VAŠÍ BUDOUCNOSTI 7. Pracovní postupy Posloupnosti analytických a syntetických
VíceLogické obvody - sekvenční Formy popisu, konečný automat Příklady návrhu
MIKROPROCEORY PRO VÝKONOVÉ YTÉMY MIKROPROCEORY PRO VÝKONOVÉ YTÉMY Logcké obvody - sekvenční Formy popsu, konečný automat Příklady návrhu České vysoké učení techncké Fakulta elektrotechncká AB4MI Mkroprocesory
VíceSada 1 - Základy programování
S třední škola stavební Jihlava Sada 1 - Základy programování 06. Proměnné, deklarace proměnných Digitální učební materiál projektu: SŠS Jihlava šablony registrační číslo projektu:cz.1.09/1.5.00/34.0284
VíceDigitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Synchronní 3-bitový čítač s KO D, asyn. RST a výstupem MAX Vlastnosti: ) Čítač inkrementuje svůj výstup o 2) Změna výstupu nastává vždy při změně náběžné
Více