Technická zpráva. Zpracování akustických signálů pomocí FPGA. Revize Datum Autor Popis změn v dokumentu

Transkript

1 Technická zpráva Zpracování akustických signálů pomocí FPGA Jaroslav Stejskal Obsah 1. Úvod Obecný popis aplikace Příklad HW řešení systému Audio Processor Modul pro úpravu zesílení Invertor polarity signálu Zpožďovací modul FIR filtr IIR filtr Použité/Potřebné vybavení a nástroje Postup implementace/rozběhnutí aplikace Obsah a popis přiloženého balíku Reference Revize Revize Datum Autor Popis změn v dokumentu J.St. Vytvoření dokumentu ÚTIA AV ČR, v.v.i..

2 1. Úvod Tato zpráva se bude věnovat popisu VHDL komponent pro číslicové zpracování zvukových signálů (DSP - Data Signal Processing) v reálném čase pomocí obvodů FPGA. Je zde popsán princip modulů realizující laditelné číslicové filtrace signálů (DSP) pomocí filtrů FIR a IIR, modulů pro nastavitelné zesílení, zpoždění a otáčení polarity signálů. Tyto VHDL komponenty jsem vytvořil pro systém s názvem Audio Processor, jehož vývoj byl náplní mé diplomové práce. Tyto komponenty lze pro danou aplikaci rozšiřovat a modifikovat k dosažení požadovaného výkonu a kvality zpracování. Komponenty lze mezi sebou různě propojovat a tím vytvářet složitější systémy. K číslicovému zpracování analogových signálů je nutné použít vhodné A/D a D/A převodníky. Osobně jsem k realizaci HW části systému využil programovatelný vícekanálový kodek Wolfson WM8772 se vzorkovacím kmitočtem 48 khz a datovou šířkou až 24 bitů. Ten se stará o digitalizaci analogových signálů i zpětnou rekonstrukci digitálních vzorků signálů. Pro tento kodek jsem navrhl vhodný PCB připojitelný k vývojovému kitu Spartan3E Starter Kit. Tento dokument se bude věnovat hlavně popisu a ukázce možného řešení několika komponent pro realizující úlohy DSP. Komponenty jsem navrhoval v jazyce VHDL pro obvody typu FPGA. Uvedu zde principy funkčnosti komponent, jejich vlastnosti a blokové schémata. Systém Audio Processor využívající DPS komponenty v této zprávě nebudu detailně rozebírat, ale pouze naznačím strukturu celého systému. 2. Obecný popis aplikace Trendem současné doby v oboru zvukové techniky je vývoj digitálních zařízení pro úpravu analogových signálů. K těmto zařízení patří nejrůznější efektová zařízení, mixážní pulty, zvukové procesory a crosovery. Tyto zařízení využívají odlišné typy výkonného hardware podle jejich složitosti a implementovaných funkcí. V nejjednodušších zařízeních jsou speciální integrované obvody pro digitalizaci a úpravy signálů ve spojení s řídícími mikrokontroléry. Ve složitějších zařízení jsou pak používané například signálové procesory, případně obvody typu FPGA umožňující zpracování digitalizovaných dat v reálném čase. K číslicovému zpracování akustických signálů jsem se rozhodl využít právě programovatelné hradlové pole FPGA. Jedná se o zpracování číslicové ve frekvenční oblasti (filtrace FIR, IIR) i v časové oblasti (zpoždění, zesílení). Moduly realizující zmíněné číslicové úpravy signálů jsou implementovány jako samostatné komponenty do FPGA. 2/20

3 2.1 Příklad HW řešení systému Audio Processor Na začátku této kapitoly uvedu možnou HW konfiguraci popisovaného systému pro zpracování zvukových signálů, viz. Obr. 1. Základ systému je tvořen vývojovou deskou Spartan3E Starter Kit [10] od firmy Xilinx s FPGA řady Spartan 3E [5]. K ní je připojena prototypová deska se zvukovým převodníkem Wolfson WM8772 [6]. Tento převodník je vybaven dvěma analogovými vstupy a šesti výstupy s A/D a D/A převodníky s datovou šířkou až 24bitů a vzorkovacím kmitočtem až 48kHz. Obvody pro číslicové zpracování digitalizovaných signálů jsou realizované a implementované v FPGA. Konfigurace FPGA se provádí pomocí nástroje impact (součástí vývojového SW Xilinx ISE WebPack) v PC a rozhraní USB. Systém implementovaný v FPGA obvodu je ovládán aplikací Audio Processor Controller z PC přes sériové rozhraní RS-232. Příklad uvedený na Obr. 1 naznačuje využití systému pro výkonovou vícepásmovou zvukovou aparaturu. V případě použití kodeku Wolfson je v systému pro FPGA implementováno rozhraní SPI pro možnost nastaveni požadované funkce a parametrů kodeku. 3/20

4 Obr. 1: Aplikace DSP pomocí FPGA ve zvukové technice Systém navržený pro FPGA obvod jsem optimalizoval pro práci s digitalizovanými vzorky o datové šířce 18 bitů a vzorkovacím kmitočtem 48.8kHz. Implementovaný systém jsem nazval Audio Processor. Ten je složen ze třech větších komponent, viz. zjednodušené blokové schéma na Obr. 2. Komponenta rozhraní pro přenos dat mezi zvukovým převodníkem Wolfson a samotným systémem je blok označený jako wm8772 interface. Součástí této komponenty je rozhraní SPI (SPI_controller) umožňující nastavení konfigurace zvukového převodníku. Následující komponenta označena DSP slouží k úpravě digitalizovaných vstupních signálů. Její součástí jsou moduly označené jako Channel Mux, Gain, Negator a šest nezávislých modulů DSP Channel. FPGA Audio Processor Codec Wolfson wm8772 interface SPI controller Channel MUX DSP Gain (6 channels) Negator (6 channels) UART driver DSP Channel 1 DSP Channel 3 DSP Channel 5 UPB RS-232 UART RX DSP Channel 2 DSP Channel 4 DSP Channel 6 UART TX CLK DCM 50MHz 100MHz Obr. 2: Zjednodušené blokové schéma systému pro FPGA Modul Channel Mux umožňuje nastavení cest dvou vstupních signálů na požadované výstupy. Modul úpravy zesílení (Gain) umožňuje měnit zesílení nezávisle na všech šesti výstupních kanálech. Následujícím modulem (Negator) je možno měnit polaritu signálu (otáčet fázi o 180 ) nezávisle na všech šesti výstupních kanálech. Dále následují moduly DSP Channel, ve kterých probíhá filtrace a nastavitelné zpoždění signálu. Těchto modulu je šest, tedy jeden pro každý výstupní kanál. Všechny výše popsané moduly v komponentě DSP jsou řízeny pomocí komponenty UART driver. Tato komponenta implementuje rozhraní RS-232 pro komunikaci s ovládací aplikací v PC. Výkonnou jednotkou této komponenty je procesor PicoBlaze zapouzdřen do komponenty UPB (Universal PicoBlaze). K němu jsou implementovány moduly rozhraní RS-232 pro příjem dat UART RX a pro vysílání dat UART TX. Poslední modul zobrazený v blokovém schéma, je modul DCM (Digital Clock 4/20

5 Manager). Touto součástkou jsou vybaveny obvody FPGA firmy Xilinx a slouží pro úpravu hodinového signálu. Do DCM vstupuje hodinový signál přímo z vývojové desky o kmitočtu 50 MHz. DCM jsem nastavil tak, že generuje dva hodinové signály s kmitočtem 50 MHz a 100 MHz. Nižší kmitočet je využit pro komponentu rozhraní převodníku a rozhraní RS-232 s řídícím procesorem. Vyšší hodinový kmitočet je využit pro výkonnou komponentu DSP. Moduly DSP pro jednotlivé výstupní kanály viz. Obr. 2 jsou složeny ze tří bloků, které implementují zpoždění signálů (komponenta delay) a filtrace pomocí filtrů FIR a IIR (komponenty FIR a IIR). Blokové schéma DSP modulu je na Obr. 3, ve kterém je mnoho vstupních portů a signálů připojených k jednotlivým komponentám. Ty slouží k ovládání komponent (k změnám parametrů, k přepisování koeficientů filtrů atp.). Obr. 3: Blokové schéma modulu DSP jednoho výstupního kanálu Pro předávání dat (vzorků) mezi jednotlivými moduly systému používám metodu označovanou jako handshaking. Časový diagram znázorňující tento přenos vzorků je na Obr. 4. Vzorky vstupního signálu jsou připojeny k portu din a platnost nového vzorku je potvrzena signálem in_ns (input new sample) v log. 1. Přečtení nového vzorku následujícím modulem je signalizováno signálem in_ns_ack (input new sample acknowledge) v log. 1. Po provedení výpočtu nového vzorku signálu v modulu je vzorek vystaven na výstupní port dout. Platnost nového výstupního vzorku je doprovázena signálem out_ns (output new sample) v log. 1. Po potvrzení převzetí nového výstupního vzorku signálem out_ns_ack (output new sample acknowledge) v log. 1 následujícím modulem je signál out_ns nastaven zpět na log. 0. Tato metoda přenosů dat mezi samostatnými moduly je v hodná i při použití více hodinových domén, kdy jsou data předávána mezi moduly v různým hodinový doménách. 5/20

6 Obr. 4: Časový diagram přenosu vzorků mezi komponentami v systému (handshaking) 2.2 Modul pro úpravu zesílení Komponenta umožňuje měnit amplitudu signálu šesti (případně více) kanálů. Implementuje funkci násobení aktuálního vzorku signálu konstantou. Konstanty jsou uložené v paměti ROM. Konstanty jsem vygeneroval pomocí programu Matlab. Jsou stanoveny tak, aby bylo možné zeslabovat signál s krokem 0,5dB v rozmezí 0dB až -63.5dB. Úpravou skriptu je možno upravit konstanty a vygenerovat tak nový obsah paměti ROM pro jiné hodnoty zesílení. Skript se jmenuje gain_rom_gen.m a generuje soubor gain_rom.dat, ve kterém je v paměť ROM s příslušnými konstantami napsaná v jazyce VHDL. Konstanty v paměti jsou organizovány tak, že na adrese 0 je konstanta odpovídající zesílení 0dB. Adrese 1 odpovídá zesílení -0,5dB až do adresy 127, které odpovídá zesílení -63.5dB. Obr. 5: Komponenta úpravy zesílení šesti kanálů (gain_top.vhd) Komponenta na Obr. 5 má 18-bitové vstupní porty pro vzorky signálů jednotlivých kanálů din1 až din6 a výstupní porty pro upravené vzorky dout1 až dout6. Přenos vstupních a výstupních vzorků signálů je realizován již zmíněnou metodou handshaking. 6/20

7 Na obrázku Obr. 6 je uvedeno zjednodušené blokové schéma modulu úpravy zesílení. Vstupní port gain_rom_addr (gain ROM address) slouží k výběru konstanty zesílení z paměti ROM. Pomocí 6- bitového portu gain_chan_we (gain channel write enable) pak vybereme pro který kanál má být zesílení vybrané z paměti ROM použito. Každý bit tohoto portu slouží pro jeden kanál (bit 0 pro kanál 1, bit 1 pro kanál 2, atd.) a jsou aktivní v log. 1. Hodnota z paměti ROM je pak zapsána v příslušném registru vybraného kanálu (registry gain1 až gain6). Z důvodu šetření dostupného hardware čipu FPGA využívá komponenta pouze jednu hardwarovou 18-bitovou násobičku, která je sdílena všemi kanály. Obr. 6: Blokové schéma komponenty pro úpravu zesílení Z tohoto důvodu je v komponentě několik multiplexerů, kterými se k násobičce připojují vstupní vzorky (registry in1 až in6) a hodnoty zesílení pro daný kanál (registry gain1 až gain6). Vypočítaná hodnota je zapsána do příslušného výstupu (registry out1 až out6). Řízení popsané činnosti je obstaráváno blokem Control. 2.3 Invertor polarity signálu Od zdroje signálu až k reproduktoru by měla být zachována stejná polarita signálu. Otočení polarity v některé signálové cestě může mít za následek znatelné snížení celkového výkonu zvukové soustavy. V některých případech se dokonce pro využívá otočení fáze pásma účelně z důvodu vnitřního uspořádání použitého reproboxu. Pro tento účel jsem implementoval jednoduchou komponentu, která mění znaménko vzorku vstupního signálu. Tato operace je implementována pomocí druhého doplňku čísla, kdy z kladné hodnoty dostaneme zápornou a opačně. Základem je komponenta implementující jedno-kanálový invertor viz. Obr. 7 vlevo. Její blokové schéma je na Obr. 8. Vzorky signálu jsou přivedeny na vstupní port din (data input). Řízení polarity výstupního vzorku se provádí vstupem out_pol (output polarity), kdy pro log. 1 dochází ke změně polarity vzorku. V případě log. 0 na vstupu out_pol je signál průchozí a nezměněn. Vstup není vybaven registrem, proto je nutné na něm zajistit konstantní hodnotu. 7/20

8 Obr. 7: Komponenty invertor (negator.vhd) vlevo a šesti-kanálový invertor (six_channel_negator.vhd) vpravo Blok Not provádí bitovou inverzi vstupního vzorku. K tomuto vzorku je pak ve sčítačce přičtena konstanta 1. Výstupní vzorek je k dispozici na výstupním portu dout (data output). Multiplexor přepíná mezi vstupní vzorkem a invertovaným vstupním vzorkem. Multiplexor je ovládán právě vstupem out_pol. Komponenta je synchronizována hodinovým signálem přivedeným na vstup clk. Přenos vstupního a výstupního vzorku je prováděn opět metodou handshaking. Obr. 8: Blokové schéma jedno-kanálového invertoru signálu Šest komponent realizující invertor je pak zapouzdřeno v komponentě šesti-kanálového invertoru viz. Obr. 7 vpravo. 8/20

9 2.4 Zpožďovací modul Zpožďování signálu je využíváno ve více pásmových reproduktorových soustavách. Reproduktory mohou být podle použité konstrukce v reproduktorové skříni umístěny v různých vzdálenostech a pozicích od přední vyzařovací plochy. Tím vlastně se mění délka zvukovodu reproduktoru, a vyzařované vlnění musí urazit delší dráhu k přední vyzařovací ploše. K tomuto účelu je možné využít zpoždění signálových cest a srovnat tak vyzařování celé reproduktorové soustavy. Obr. 9: Komponenta zpožďovací linky signálu (delay_top.vhd) Komponenta zpožďovací linky pro jeden kanál (obrázek Obr. 9) je realizována synchronní dvouportovou blokovou pamětí o velikosti 1028x18 bitů a řídící logikou. Blokové schéma komponenty je na Obr. 10. Výpočet zpoždění je uveden v Rov. 1, kde f VZ je vzorkovací kmitočet převodníku a x je počet zpožděných vzorků. Komponenta umožňuje zpoždění signálu v rozmezí 0 až 1023 vzorků (podle velikosti paměti), čemuž odpovídá doba zpoždění t Z v rozmezí 0 až 20.96ms. Jedním portem jsou do paměti zapisovány cyklicky vzorky vstupního signálu. Pomocí druhého portu jsou zapsané vzorky vyčítány v závislosti na nastavené hodnotě zpoždění. Přehled portů komponenty je uveden v tabulce Tab tz = x= x [s] 3 fvz Rov. 1: Výpočet doby zpoždění linky Tab. 1: Přehled portů komponenty zpožďovací linky Port Směr Šířka Popis clk In 1b Vstupní hodinový signál rst In 1b Vstup reset aktivní v log. 1, po resetu je zpoždění nulové data_delay In 10b Vstup pro nastavení hodnoty z poždění v rozmezí 0 až 1023 vzorků delay_we In 1b Povolení zápisu nové hodnoty zpoždění komponenty (write enable) din In 18b Vzorky vstupního signálu in_ns In 1b Signalizace nového vzorku vstupního signálu na portu din in_ns_ack Out 1b Potvrzení přečtení nového vzorku vstupního signálu na portu din dout Out 18b Vzorek výstupního signálu out_ns Out 6b Signalizace nového vzorku výstupního signálu na portu dout out_ns_ack In 6b Potvrzení přečtení nového vzorku výstupního signálu na portu dout Zápis nové hodnoty zpoždění do komponenty portem delay_data musí být doprovázen signálem delay_we v log. 1, kdy data na portu musí být platná a neměnná. Nová hodnota zpoždění je uložena ve 9/20

10 vnitřním registru komponenty. Přenos vstupního a výstupního vzorku se provádí opět metodou handshaking. Obr. 10: Blokové schéma komponenty zpožďovací linky 2.5 FIR filtr Komponenta implementující filtr FIR realizuje čtyři filtrace (čtyři filtry FIR zapojené sériově za sebou). K výpočtu filtrací je využito pouze jedno výpočetní jádro realizující operace násobení a součtu. Filtrace jsou počítány postupně pro každý nový vzorek vstupního signálu. Z důvodu omezených hardwarových zdrojů použitého obvodu FPGA byl zvolen řád jedné filtrace 255. Tomuto řádu odpovídá 256 koeficientů jednoho filtru. Řád byl zvolen s ohledem k maximálnímu využití dostupných hardwarových zdrojů FPGA čipu a zároveň k počtu šesti kanálů systému. Komponenta FIR filtru je uvedena na Obr. 11 a blokové schéma na Obr. 12. Komponentu lze velmi snadno konfigurovat změnou nastavení generických parametrů. Například v případě většího čipu FPGA je možno zvýšit řád filtru (parametr FIR_TAP) a počet filtrací (parametr FIR_COUNT) s ohledem na vzorkovací kmitočet signálu. Systém pracuje se vzorkovacím kmitočtem signálů 48,8 khz a s hodinovým kmitočtem 100 MHz pro výkonnou část systému (DSP). Z těchto hodnot lze jednoduchým výpočtem stanovit, že ke zpracování jednoho vzorku signálu ve všech komponentách DSP je k dispozici přibližně 2050 taktů systémových hodin. 10/20

11 Obr. 11: Komponenta filtru FIR (fir_top.vhd) Obvod je vybaven vstupem clk pro přivedení hodinové kmitočtu a asynchronním resetovacím vstupem rst aktivním v log. 1. Přenos vstupních a výstupních vzorků signálů je obdobný jako u předešlých komponent pomocí 18-bitových datových portů din, dout a pomocí řídících signálů in_ns, in_ns_ack, out_ns a out_ns_ack. Přenos je opět realizován metodou handshaking. Vstupní a výstupní vzorky signálů jsou 18-bitové ve formátu pevné řádové čárky s 17-bitovou desetinou částí. To je formát dat vyhovující použitému převodníku. Formát koeficientů filtru je stejný, protože jejich hodnoty můžou nabývat rozsahu maximálně ±1. Komponenta filtru obsahuje dvě paměti RAM, z nichž jedna slouží pro uložení vzorků signálu a druhá pro koeficienty čtyř filtrů FIR. Bližší popis organizace dat v těchto pamětích je v kapitole Paměť koeficientů filtrů má vyvedeny porty, které jsou využity pro zápis nebo přepis hodnot koeficientů. Pomocí 10-bitového adresovacího portu coef_ram_addr se adresuje buňka v paměti. Nová data se přivádí na 18-bitový vstup coef_ram_din. Pokud jsou adresa a data platná, je zápis do paměti povolen portem coef_ram_we v log. 1. Nová data se zapíšou do paměti na náběžnou hranu hodinového signálu coef_ram_clk. Paměť má vyveden hodinový vstup záměrně, protože zápis dat může být prováděn z pomalejší hodinové domény. Nejpodstatnější část komponenty filtru FIR tvoří výpočetní jádro označené MACC a blok Contol realizující řídící obvody, viz. blokové schéma na obrázku Obr. 12. Bližší popis funkčnosti MACC jádra je v následující kapitole Řídící logika zajišťuje synchronizaci vzorků signálu a příslušných koeficientů pro výpočetní jádro. Dále zajišťuje včasné nulování akumulátoru výpočetního jádra, zápis nových vzorků vstupního signálu a zápis výstupních vzorů jednotlivých filtrací do paměti vzorků. Výstupní vzorky signálu z výpočetního jádra jsou v bloku Round Unit ořezávány na správnou datovou šířku. Tento blok umožňuje saturování hodnoty, pokud by došlo k přetečení rozsahu a signalizovat toto přetečení. 11/20

12 Obr. 12: Blokové schéma komponenty filtru FIR Jádro MACC Implementace číslicových filtrů pro FPGA je možná mnoha způsoby. Jedním možným řešením je použití společného jádra pro výpočet aritmetických operací více filtrací postupně (sériově). Protože jde o operace součinu a součtu označuje se tato výkonná jednotka názvem MACC (Multiply Accumulator). Tuto architekturu je zde mohl použít, protože na výpočetní operace filtrů je zde dostatek času (zpracovávají se signály se vzorkovacím kmitočtem 48.8 khz). Díky tomu může být do obvodu implementováno více číslicových filtrů s využitím podstatně méně hardwarových zdrojů obvodu FPGA. Výpočetní jádro MACC využívám jak při implementaci filtrů FIR tak IIR. Obr. 13: Komponenta jádra MACC (fir_macc.vhd, iir_macc.vhd) Komponenta jádra ve VHDL s názvy vstupních a výstupních portů je na Obr. 13. Blokové schéma jádra je na Obr. 14. Modul je synchronizován vstupním hodinovým signálem clk. Vstupní data a koeficienty filtru jsou přiváděny na 18-bitové vstupy din a coef. Výpočetní krok jádra je uveden v rovnici 12/20

13 Rov. 2. Obvod je vybaven asynchronním resetovacím vstupem rst aktivním v log. 1. Řídícím signálem clr (clear) v log. 1 se synchronně nuluje hodnota akumulátoru. dout = dout+ ( din coef) Rov. 2 Výpočetní krok jádra MACC Obr. 14: Blokové schéma MACC jádra Jádro je pipelinované se zpožděním (latencí) tří hodinových cyklů. To znamená, že pokud budeme zpracovávat n vstupních dat, bude výpočet trvat n + 3 hodinových cyklů. Toto bude platit za předpokladu, že vstupní data budou platná každý hodinový takt. Pomocí generických parametrů je možno předem určit vlastnosti MACC jádra. Parametrem DATA_WIDTH se nastavuje datová šířka vstupních dat a parametrem EXP (expand) rozšíření sčítačky (akumulátoru). Výstupní data pak mají šířku 2 DATA _ WIDTH + EXP bitů. Výchozí hodnoty generických parametrů jsou nastaveny tak, aby byla v použitém FPGA využita právě jedna 18-bitová hardwarová násobička. Tedy šířka datových vstupů je 18 bitů a sčítačka je rozšířena o dalších 12 bitů. Výstupní hodnota je pak široká 48 bitů Organizace pamětí Komponenta filtru FIR využívá dvě blokové paměti RAM o velikosti 18x1024 bitů. Obě paměti jsou dvouportové. Paměti a jejich organizace dat je uvedena na Obr. 15. Jedna paměť je využita pro koeficienty filtru a je rozdělena do čtyř bank (bank 0 až 3). Každá banka obsahuje 256 koeficientů pro jeden filtr. Druhá paměť je taktéž rozdělena do čtyř sekcí. V první sekci jsou ukládány vzorky vstupního signálu. Tyto vzorky jsou vstupem pro první filtraci (FIR1). Výstupní vzorky signálu z první filtrace jsou zapisovány do druhé sekce paměti, a ty jsou pak vstupem pro druhou filtraci (FIR2). Obdobným způsobem dojdeme až k čtvrté filtraci, jejíž výstupem je vzorek výstupního signálu. 13/20

14 Block RAM 18x1024 bits Block RAM 18x1024 bits Samples from FIR3 for FIR4 Samples from FIR2 for FIR3 Samples from FIR1 for FIR2 Input Samples for FIR1 0x3FF 0x300 0x2FF 0x200 0x1FF 0x100 0x0FF 0x000 Bank 3 Bank 2 Bank 1 Bank 0 Coeficients for FIR4 Coeficients for FIR3 Coeficients for FIR2 Coeficients for FIR1 0x3FF 0x300 0x2FF 0x200 0x1FF 0x100 0x0FF 0x000 4 x bank 18x256 bits Obr. 15: Princip organizace vzorků a koeficientů v pamětích RAM filtru FIR 2.6 IIR filtr Komponenta IIR implementuje dva filtry typu IIR druhého řádu v první přímé formě. Filtry jsem implementoval k realizaci filtrací typu notch a peak, které jsou vhodné pro eqvalizaci signálu. Struktura komponenty včetně popisu vstupních a výstupních portů je uvedena na Obr. 16. Na první pohled je velice podobná komponentě filtru FIR, avšak se liší vnitřní implementací. Komponenta obsahuje dva filtry IIR zapojené sériově za sebou, jejichž blokové schéma je na Obr. 17. Vstupem clk se přivádí hodinový kmitočet a vstup rst aktivní v log. 1. umožňuje asynchronní reset komponenty. Přenos vstupních a výstupních vzorků komponenty je identický jako u komponenty filtru FIR (viz. kapitola 2.5). K přenosu slouží vstupní a výstupní 18-bitové datové porty din a dout společně s řídícími signály in_ns, in_ns_ack, out_ns a out_ns_ack. iir_biquad_top.vhd iir1 - iir_biquad.vhd iir_macc.vhd iir_ram.vhd iir_round.vhd iir2 - iir_biquad.vhd iir_macc.vhd iir_ram.vhd iir_round.vhd Obr. 16: Struktura komponenty filtru IIR (iir_biquad_top.vhd) 14/20

15 Vstupní a výstupní vzorky signálů jsou 18-bitové ve formátu pevné řádové čárky s 17-bitovou desetinou částí, tedy vyhovující použitému převodníku. Uvnitř komponenty jsou však upraveny na formát s 15-bitovou desetinou částí, který je shodný s formátem koeficientů filtru. Tento formát byl zvolen právě kvůli rozsahu hodnot koeficientů filtru, které mohou nabývat hodnot v rozsahu maximálně ±2. Obr. 17: Blokové schéma komponenty IIR filtru Z blokové schéma je patrné, že komponenta filtru IIR obsahuje pouze jednu paměť RAM o velikosti 5x18 bitů. Ta je překladačem implementována pomocí distribuované paměti. Paměť je určena pro hodnoty koeficientů filtru b0, b1, b2, a1 a a2. Pro uchování vzorků vstupního signálu a filtrovaného výstupního signálu jsou využity posuvné registry (Shift Register). Pomocí řídícího bloku (Control) jsou synchronizována vzorky vstupního či výstupního signálu z posuvných registrů a příslušných koeficientů z paměti pro výpočetní jádro (MACC). To je identické s výpočetním jádrem užitým v komponentě filtru FIR (viz. kapitola 2.5.1). Výstupní vzorek signálu z výpočetního jádra je oříznut na vhodnou datovou šířku v bloku Round Unit. Řídící logika dále zajišťuje včasné nulování akumulátoru výpočetního jádra, zápis nových vzorků vstupního signálu a výstupního vzorku do posuvných registrů. 15/20

16 3. Použité/Potřebné vybavení a nástroje Vývoj a Implementace VHDL komponent, případně jejich modifikace se provádí v prostředí Xilinx ISE 9.2i, které je možné po zaregistrování stáhnout na internetové adrese [9]. Součástí je nástroj impact pro konfiguraci FPGA čipů vývojových desek pomocí rozhraní USB - JTAG. Pro testování a simulaci VHDL komponent lze použít nástroj ModelSim XE verze 6.0, který je možno stáhnout na internetové adrese [7]. Balíček procesoru PicoBlaze, který je možné stáhnout na adrese [8] obsahuje VHDL popis procesoru kcpsm3.vhd, překladač KCPSM3.EXE a obecným popis programové paměti procesoru ROM_form.vhd, ROM_form.c a ROM_form.coe. 4. Postup implementace/rozběhnutí aplikace Systém Audio Processor byl cíleně navrhnut na vývojovou desku S3ESK [10], ke které musí být připojena deska osazena převodníkem Wolfson WM8772 [6]. Příklad HW realizace systému je na obrázku Obr. 18. K připojení desky s kodekem k vývojovému kitu je umožněno přes speciální redukci (100 pinový konektor FX2 na klasický dvouřadý konektor). Obr. 18 HW realizace systému Audio processor Pokud je HW sestaven, musí se nahrát systém Audio Processor do FPGA čipu vývojového kitu. K tomu poslouží nástroj impact a konfigurační soubor systému audio_processor_top.bit, který je součástí přiloženého balíčku. Situace je znázorněna na obrázku Obr /20

17 Obr. 19 Nahrání systému Audio Processor do cílového FPGA K řízení systému poslouží osobní počítač s operačním systémem Windows a nainstalovaným ovládacím software Audio Processor Controler (součástí přiloženého balíčku). Instalace není nijak náročná, uživatel si pouze vybere cestu, kam bude aplikace nainstalována. Součástí instalace je runtime balíček obsahující potřebné knihovny pro spuštění aplikace. Po instalaci je nutné počítač restartovat. Ovládací aplikace je zobrazena na obrázku Obr. 20. PC musí být připojeno k vývojové desce pomocí sériového kabelu RS232. Po spuštění aplikace je nutno z nabídky vybrat nastavení sériového rozhraní (Uart RS232 -> Config) kde je nutné vybrat aktuálně používaný sériový port (viz. Obr. 21 b). Pak stačí připojit aplikaci k systému výběrem nabídky Uart RS232 -> Connect. Na první pohled je patrné, že aplikace je rozdělena do několika bloků viz. Obr. 21, které umožňují nastavovat různé parametry a vlastnosti systému audio procesoru. Prvním blokem je vstupní kanálový přepínač (Input Multiplexor) viz. Obr. 21 a), kterým je možno nastavit cesty signálu od vstupu na příslušné výstupy. Předdefinovány jsou čtyři možnosti, které lze vybrat. Nastavení vybrané konfigurace se provede tlačítkem Set. Dalším blokem aplikace je banka filtrů (Filters bank) viz. Obr. 21 c), do které je možné přidávat filtry ze souboru navržených v programu Matlab. Přidání vygenerovaných filtrů lze provést tlačítkem Load File. Následně se vybere soubor obsahující vygenerované filtry typu FIR nebo IIR. Soubor s filtry typu FIR musí nést koncovku *.fir a soubor s filtry IIR koncovku *.iir. Po výběru správného souboru jsou filtry načteny do aplikace a přístupné v okně banky filtrů. Aplikace dále obsahuje šest stejných bloků pro úpravy signálu příslušného kanálu (Channel X Out) viz Obr. 21 d). Tyto bloky umožňují změnu zesílení (Gain) a zpoždění signálu (Delay) pomocí tahových potenciometrů. Pro ovládání filtrací příslušného kanálu slouží políčko výběru banky filtru (Filter Bank), tlačítka Set, Clear a Clear All Banks. Pomocí tlačítka Set se do vybrané banky filtru zapíše filtr vybraný v okně bank filtrů (Obr. 21 c)). Tlačítkem Clear anulujeme filtr vybrané banky. Tlačítko Clear All Banks anuluje všechny banky filtrů. Přehled bank filtrů a jejich obsah můžeme sledovat v okénku Filters list. 17/20

18 Součástí bloku jsou ještě tři zaškrtávací políčka FIR Through, IIR Through a Negative Output Polarity. První dva ovladače umožňují vyřadit funkci FIR nebo IIR filtru. Poslední ovladač slouží k otočení polarity signálu. Obr. 20 Snímek ovládací aplikace pro PC systému Audio Processor Obr. 21 Ovládací panely aplikace pro PC 18/20

19 5. Obsah a popis přiloženého balíku CDROM Datasheets Doc Filters_export HW SW - vybrané katalogové listy - tato dokumentace - banky filtrů pro SW aplikaci - bitstream pro FPGA - ovládací program 19/20

20 Reference [1] P. Marwedel, Embedded System Design. Boston: Kluwer Academic Publisher, [2] M.J.S. Smith, Application-Specific Integrated Circuits, Addison Wesley, [3] V. Davídek, P. Sovka, Číslicové zpracování signálu a implementace, Vydavatelství ČVUT, [4] V. Hlaváč, M. Sedláček, Zpracování signálů a obrazů. Vydavatelství ČVUT, Srpen [5] Xilinx. FPGA Spartan-3E. [online]. URL: [6] Wolfson. Audio Codec Wolfson WM [online]. URL: [7] Xilinx. ModelSim XE. [online]. URL: [8] Xilinx. PicoBlaze Processor. [online]. URL: [9] Xilinx. ISE WebPack. [online]. URL: [10] Xilinx S3ESK Spartan-3E Starter Kit [online] URL: SPAR3E-SK-US&sGlobalNavPick=&sSecondaryNavPick= 20/20