2. Synchronní číslicové systémy

Podobné dokumenty
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti

Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti

Struktura a architektura počítačů (BI-SAP) 3

9. Praktická verifikace

7. Pracovní postupy. Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt

3. Sekvenční logické obvody

Metody připojování periferií BI-MPP Přednáška 1

5. Sekvenční logické obvody

Sekvenční logické obvody

11. Logické analyzátory. 12. Metodika měření s logickým analyzátorem

Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti

Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011

Typy a použití klopných obvodů

Praktické úlohy- 2.oblast zaměření

Y36SAP 2007 Y36SAP-4. Logické obvody kombinační a sekvenční používané v číslicovém počítači Sčítačka, půlsčítačka, registr, čítač

SEKVENČNÍ LOGICKÉ OBVODY

Struktura a architektura počítačů (BI-SAP) 4

FVZ K13138-TACR-V004-G-TRIGGER_BOX

Návrh asynchronního automatu

Logické obvody 10. Neúplné čítače Asynchronní čítače Hazardy v kombinačních obvodech Metastabilita Logické obvody - 10 hazardy 1

PROGRAMOVATELNÉ LOGICKÉ OBVODY

Konečný automat. Studium chování dynam. Systémů s diskrétním parametrem číslic. Počítae, nervové sys, jazyky...

Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.

BDIO - Digitální obvody

Návrh synchronního čítače

Úloha 9. Stavové automaty: grafická a textová forma stavového diagramu, příklad: detektory posloupností bitů.

Cíle. Teoretický úvod

13. Analýza činnosti procesorů a sběrnic. 14. Šíření signálu vedením, základy reflektometrie

TECHNICKÝ POPIS MODULU GRAFIK =============================

5. A/Č převodník s postupnou aproximací

Vestavné systémy BI-VES Přednáška 5

Pozice sběrnice v počítači

SYSTÉMY NAČIPU MI-SOC

10. Techniky formální verifikace a validace

Cíle. Teoretický úvod. BDIO - Digitální obvody Ústav mikroelektroniky Sekvenční logika - debouncer, čítače, měření doby stisknutí tlačítka Student

Automatizace je proces při němž je řídicí funkce člověka nahrazována činností

Vrstvy periferních rozhraní

Použití programovatelného čítače 8253

OVLÁDACÍ OBVODY ELEKTRICKÝCH ZAŘÍZENÍ

SPARTAN - 3 Xilinx FPGA Device

12. VHDL pro verifikaci - Testbench I

Převodník Ethernet ARINC 429


Přednáška - Čítače. 2013, kat. měření, ČVUT - FEL, Praha J. Fischer. A3B38MMP, 2013, J.Fischer, ČVUT - FEL, kat. měření 1

Schmittův klopný obvod

Měření pilového a sinusového průběhu pomocí digitálního osciloskopu

CO JE STAVOVÝ AUTOMAT

Operace ALU. INP 2008 FIT VUT v Brně

Vrstvy periferních rozhraní

Sekvenční logické obvody

Obsah DÍL 1. Předmluva 11

Testování sekvenčních obvodů Scan návrh

Registry a čítače část 2

Návrh ovládání zdroje ATX

Přenos signálů, výstupy snímačů

Pokročilé architektury počítačů

PROTOKOL O LABORATORNÍM CVIČENÍ - AUTOMATIZACE

LOGICKÉ SYSTÉMY PRO ŘÍZENÍ

Rozhraní SCSI. Rozhraní SCSI. Architektura SCSI

Testování a spolehlivost. 1. Laboratoř Poruchy v číslicových obvodech

... sekvenční výstupy. Obr. 1: Obecné schéma stavového automatu

Vzorový příklad. Postup v prostředí ISE. Zadání: x 1 x 0 y. Rovnicí y = x 1. x 0. Přiřazení signálů: ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE

Na trh byl uveden v roce 1971 firmou Signetics. Uvádí se, že označení 555 je odvozeno od tří rezistorů s hodnotou 5 kω.

ASYNCHRONNÍ ČÍTAČE Použité zdroje:

Velmi zjednodušený úvod

Direct Digital Synthesis (DDS)

PCKIT LPT MODUL SBĚRNICE IOBUS PRO PC LPT. Příručka uživatele. Střešovická 49, Praha 6, s o f c o s o f c o n.

Snížení příkonu MCU. Vybavení pro MCU. Snížení příkonu MCU. Možnosti snížení příkonu

Manuál přípravku FPGA University Board (FUB)

Algebra blokových schémat Osnova kurzu

Návod k obsluze výukové desky CPLD

Paměti EEPROM (1) 25/07/2006 1

Dělení pamětí Volatilní paměti Nevolatilní paměti. Miroslav Flídr Počítačové systémy LS /11- Západočeská univerzita v Plzni

5. POLOVODIČOVÉ MĚNIČE

Klopný obvod typu D, dělička dvěma, Johnsonův kruhový čítač

Struktura a architektura počítačů (BI-SAP) 10

Dekódování adres a návrh paměťového systému

Návrh frekvenčního filtru

Číselné vyjádření hodnoty. Kolik váží hrouda zlata?

Teoretický úvod: [%] (1)

Vlnová nádrž s LED stroboskopem Kat. Číslo

VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ Fakulta informačních technologií

Struktura a architektura počítačů

Osnova přednášky. Univerzita Jana Evangelisty Purkyně Základy automatizace Vlastnosti regulátorů

Přednáška A3B38MMP. Bloky mikropočítače vestavné aplikace, dohlížecí obvody. 2015, kat. měření, ČVUT - FEL, Praha J. Fischer

NTIS-VP1/1: Laboratorní napájecí zdroj programovatelný

FPGA + mikroprocesorové jádro:

Návrh čítače jako automatu

Inovace a zkvalitnění výuky směřující k rozvoji odborných kompetencí žáků středních škol CZ.1.07/1.5.00/

Paměti SDRAM (synchronní DRAM)

MEP POSTØELMOV, a.s. Rychlovypínaèe N - RAPID.

Paměti Rambus DRAM (RDRAM) Paměti Flash Paměti SGRAM

Obvody Xilinx řady XC3000

Základní principy konstrukce systémové sběrnice - shrnutí. Shrnout základní principy konstrukce a fungování systémových sběrnic.

4. Elektronické logické členy. Elektronické obvody pro logické členy

18A - PRINCIPY ČÍSLICOVÝCH MĚŘICÍCH PŘÍSTROJŮ Voltmetry, A/D převodníky - principy, vlastnosti, Kmitoměry, čítače, fázoměry, Q- metry

BI-JPO. (Jednotky počítače) M. Sběrnice

VUT EBEC2017 Projekt. Wiping Turn Indicator Audi TT

Řídicí obvody (budiče) MOSFET a IGBT. Rozdíly v buzení bipolárních a unipolárních součástek

Střídavé měniče. Přednášky výkonová elektronika

Transkript:

Fakulta informačních technologií MI-NFA, zimní semestr 2011/2012 Jan Schmidt EVROPSKÝ SOCIÁLNÍ FON PRAHA & EU: INVESTUJENE O VAŠÍ BUOUCNOSTI 2. Synchronní číslicové systémy 1

Podmínky korektní funkce hranového klopného obvodu předstih přesah

Princip časové analýzy původní podnět t t + t setup < t C +t t > t C +t hold t C Předpokládáme, že společný podnět existuje Ne-li, viz závěr přednášky Nejhorší případ Obvykle t zahrnuje zpoždění předchozího klopného obvodu, t > t hold a pro t C =0 druhá podmínka platí

Synchronní systém t 1 t d t 2 kombinační logika kombinační logika Jak rozdělit t mezi t 1, t d, t 2?

Hodinové domény synchronní obvod synchronní obvod

Hodinové domény bez fázového vztahu samostatné oscilátory

Hodinové domény ve fázovém vztahu

Přechod mezi hodinovými doménami ve fázovém vztahu

Hodinové domény ve fázovém vztahu - příklad X X Y Y _S RYCHLÁ POMALÁ

X X Y Y Časování Y, X _S _S Y Časová nerovnost vztažena k periodě hodin rychlé domény. otyčná kombinační logika je také v rychlé doméně. X t CS + t C + t YX + t setup < t

Časování Y, X - cesty X X Y Y _S

X X Časování X, Y Y Y _S _S X Y má se Y měnit před nebo po aktivní hraně _S?

Rekonvergentní cesty X X Y Y _S nebo t C + t XY + t setup < t CS t C + t XY + t hold > t CS zanedbáváme zpoždění vodičů a fázovou nejistotu hodin

Realizace časových nerovností t C + t XY + t setup < t CS t C + t XY + t hold > t CS pro všechny možné odchylky výrobní technologie, všechna napájecí napětí a všechny teploty Některá implementační prostředí nemohou zaručit minimální zpoždění dané cesty. FPGA: obvody novějších sérií mohou být vyrobeny rychlejší technologií.

Časování X, Y X X Y Y odpovídá pomalé doméně, kde se logika nachází _S _S X Y Y pěkný, jenže X t C + t XY + t setup < t CS + t _S

Časování X X Y Y CE _S

Časování - finále X X Y Y CE EN_S RYCHLÁ _S POMALÁ

ekompozice hodinové domény v samostatném bloku, jejich synchronizátory samostatně oddělit kritickou a nekritickou logiku atd. (atributy bloku, vývodu) držet spolu registr a budicí logiku (nedělit kombinační obvod na dvě části) generátory (hradlovaných) hodin v jednom bloku

Přechod mezi asynchronními hodinovými doménami

Podmínky korektní funkce hranového klopného obvodu předstih přesah

Jestliže podmínky nebyly splněny... normální odezva rozpoutalo se peklo a bůh si zakryl tvář kolísavá odezva abnormálně zpožděná odezva

Skutečné měření, 1Gs/s

Metastabilitní charakteristiky 100 let MTBF 1 rok čas odeznění 1s 2 ns 4 ns tolerovaný čas odeznění

Synchronizér asynchronní vstup větvení nepřípustné (každý příjemce interpretuje jinak) zpoždění o 1 periodu hodin vytváří tolerované odeznění; není-li nutná celá, lze i kombinační obvod

Je-li signálů více, nestačí to X X FFX0 X FFX1 Y Y Y FFY0 FFY1 X a Y se z 0 do 1 změní současně, v okolí hrany FFX0 změnu zachytí, FFY0 ne na X & Y vidíme posloupnost 00, 10, 11

Přechod více signálů atové signály jsou synchronizovány řídícími signály Protokol řídících signálů je navržen tak, aby se měnil vždy jen jeden Jednosměrný protokol Obousměrný protokol (handshake) Fronta s nezávislými rozhraními

Jednosměrný protokol A ATA STROBE BATA B A ATA STROBE B BATA

Konstrukce protokolu - zjednodušeno 1. 2a. tolik period A, aby > než perioda B 2b. 2 periody B 3a. nejbližší hrana A 3b. nejbližší hrana A A ATA STROBE B BATA

Konstrukce protokolu komu je to málo, přidá si nejistotu hodin - rozptyl zpoždění Signál ATA může mít větší nebo menší zpoždění než signál STROBE Kde není zaručeno min. zpoždění, je rozptyl roven max. zpoždění Rezerva na začátku a konci platnosti ATA musí být větší než rozptyl A ATA STROBE B BATA

Poznatky o přechodu mezi hodinovými doménami Přechod vždy vnáší nezanedbatelné zpoždění (latenci) Na velikost latence má vliv rozptyl zpoždění Statická časová analýza nemá dost informací (např. algoritmus generování STROBE, ATA), aby zaručila správnost přechodu (nicméně nástroje pro verifikaci přechodu existují)

A ATA STROBE B BATA BACK vousměrný protokol Používá se, jsou-li frekvence srovnatelné Existuje varianta, kde každá hrana STROBE a ACK má stejný význam událost se sděluje jakoukoli změnou signálu; časté v protokolech periferií