Struktura a architektura počítačů
|
|
|
- Pavlína Müllerová
- před 5 lety
- Počet zobrazení:
Transkript
1 Struktura a architktura počítačů Logické skvnční obvody (bloky) a budič používané v číslicovém počítači Čské vysoké uční tchnické Fakulta lktrotchnická Vr..3 J. Zděnk / M. Chomát 24
2 st d in d d d 2 d 3 d in load d in p Skvnční bloky a budič budm probírat 4bit Rgistr 2 a c 4bit d out Rgistr 4 8bit dir 4 4bit Shift Rgistr countr Srial to Paralll o d 8bit 8 8 Latch c l 2bit out countr y 4 o Maly srial_data 8 7 8bit Shift Rgistr Paralll to Srial d8 in =2Hz d st 2 4bit Ring Countr y y c 4bit Shift Rgistr Srial to Paralll out impuls out Binary to Gray 4 paralll_data A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 2 w 2bit Countr c c 6bit countr st 6 d in y d d out 2 4bit Shift Rgistr Srial to Paralll 8 8bit Transcivr d in sh d d 2 d 3 load 2 8 4bit countr load y 3 c 4bit Shift 2 Rgistr Srial to Paralll y 2 2 4bit Shift Rgistr Srial st to Paralll d 4bit Rgistr y y 2bit countr Moor 2 y 4bit Rgistr y out 4 4 out
3 Přhld skvnčních bloků a budičů dl katgori 2-bit Countr - Moor 8-bit Shift Rg. P-S 4-bit Rgistr, Clock 2-bit Countr - Maly Tim lay Rgistr, Paralll Load 8-bit Countr Clock Impuls Tri-stat Latch 6-bit Countr bounc Circuit 8-bit Transcivr 4-bit Shift Rg. S-P 4-bit Shift Rg., Enabl Common Bus 4-bit Shift Rg. P-S Ring Countr Bus rivrs A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 3
4 Čítač (Countr) Spciální typ rgistru zahrnuj funkc přičítaní nbo odčítání Čítač čítají (odčítají) modulo M Úplné čítač čítají modulo 2 n (tj. čítají do 4, 8, 6, ) Núplné čítač čítají např. do 5,, 3, 55, 8,. Čítač čítají: v binární kódu v Grayově kódu (mění s vždy jn jdna stavová proměnná) v Johnsonově kódu (mění s vždy jn jdna stavová proměnná) v dalších kódch Čítač jsou: Synchronní stavové klopné obvody mají spolčné hodiny Asynchronní výstup jdnoho klopného obvodu tvoří hodiny násldujícího klopného obvodu A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 4
5 Synchronní 2bitový binární čítač s blokováním Moor Navrhnět synchronní končný automat (FSA Finit Stat Automaton, Moor) typu čítač. Čítač čítá v binárním kódu, j 2bitový a má blokování čítání. V zapojní použijt půlsčítačku (Half Addr). Automat navrhnět s asynchronním nulováním. Přnos I (Inputs) FSA S i c y O (Outputs) Blokování čítání = y y y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 5
6 Synchronní 2bitový binární čítač s blokováním Moor Stavový diagram I I Vstupy (Inputs) O Výstupy (Outputs) S i i-tý stav 3 I S I I S 3 S I Tabulka přchodů S i I I I S 2 2 I Tabulka výstupů S i O i S S S S O S S S 2 I S O S 2 S 2 S 3 S 2 O 2 S 3 S 3 S S 3 O 3 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 6
7 Synchronní 2bitový binární čítač s blokováním Moor Tabulka přchodů S i I I S S S S S S 2 S 2 S 2 S 3 S 3 S 3 S S i S i+ Kódování stavů S i d d S i+ S S S S S 2 S 2 Budicí funkc d Stavový rgistr S 3 S 3 S S d S S 2 Zpětná vazba S 2 S 3 S 3 S A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 7
8 Synchronní 2bitový binární čítač s blokováním Moor Tabulka výstupů S i O i S O S O S 2 O 2 S 3 O 3 S i Kódování výstupů O S i y y c O i S O Stavový rgistr Logika výstupů S! O d d y y S 2 O 2 S 3 O 3 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 8
9 Synchronní 2bitový binární čítač s blokováním Moor d d Minimalizac = + = d d = = ( + ) + = ( ) = ( ) ( ) = = = y = y = c = A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 9
10 Synchronní 2bitový binární čítač s blokováním Moor Half Addr Half Addr Ralizac c d d Moor y y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II
11 Synchronní 8bitový binární čítač s blokováním c 2bit countr y y c 2bit countr c c c 2bit countr 2bit countr 2bit countr y 7 y 6 y 5 y 4 y 3 y 2 y y c 8bit countr 8 y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II
12 Synchronní 2bitový binární čítač s blokováním Maly Navrhnět synchronní končný automat (FSA Finit Stat Automaton, Maly) typu čítač. Čítač čítá v binárním kódu, j 2bitový a má blokování čítaní. V zapojní použijt půlsčítačku (Half Addr). Automat navrhnět s asynchronním nulováním. Přnos I (Inputs) FSA S i c y O (Outputs) Blokování čítání = y y y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 2
13 Synchronní 2bitový binární čítač s blokováním Maly Stavový diagram I / I Vstupy (Inputs) O Výstupy (Outputs) I / S I / S i i-tý stav I / 3 S 3 S I / Tabulka přchodů S i I I I / 3 S 2 I / 2 Tabulka výstupů S i I I S S S S O O S S S 2 I / 2 S O O 2 S 2 S 2 S 3 S 2 O 2 O 3 S 3 S 3 S S 3 O 3 O A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 3
14 Synchronní 2bitový binární čítač s blokováním Maly Tabulka přchodů S i I I S S S S S S 2 S 2 S 2 S 3 S 3 S 3 S S i S i+ Kódování stavů S i d d S i+ S S S! S! S 2 S 2 Budicí funkc d Stavový rgistr S 3 S 3 S S d S! S 2 Zpětná vazba S 2 S 3 S 3 S A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 4
15 Synchronní 2bitový binární čítač s blokováním Maly Tabulka výstupů S i I I S O O S i O i S O O 2 S 2 O 2 O 3 S 3 O 3 O Kódování výstupů S i y y O i S O S O Stavový rgistr Logika výstupů S 2 O 2 S 3 O 3 d y S O d y S O 2 S 2 O 3 S 3 O A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 5
16 Synchronní 2bitový binární čítač s blokováním Maly d d Minimalizac = + = d d = = ( + ) + = ( ) = ( ) ( ) = = = c = A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 6
17 Synchronní 2bitový binární čítač s blokováním Maly y y Minimalizac = + = y y = = ( + ) + = ( ) = ( ) ( ) = = = c = A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 7
18 Synchronní 2bitový binární čítač s blokováním Maly Ralizac c d d Maly y y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 8
19 Synchronní 2bitový binární čítač s blokováním (porovnání) Moor Maly I I / S I I / I S I / 3 I S 3 S I I / 3 S 3 S I / I S 2 2 I I / 3 S 2 I / 2 I I / 2 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 9
20 Synchronní 2bitový binární čítač s blokováním (porovnání) Moor Maly Tabulka přchodů S i I I S S S S S S 2 S 2 S 2 S 3 S 3 S 3 S Tabulka přchodů S i I I S S S S S S 2 S 2 S 2 S 3 S 3 S 3 S Tabulka výstupů Tabulka výstupů S i O i S i I I S O S O S 2 O 2 S 3 O 3 S O O S O O 2 S 2 O 2 O 3 S 3 O 3 O A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 2
21 Synchronní 2bitový binární čítač s blokováním (porovnání) Moor S i S i+ Kódování stavů S i d d S i+ S S S S S 2 S 2 S 3 S 3 S S S S 2 S 2 S 3 S 3 S Maly S i S i+ Kódování stavů S i d d S i+ S S S! S S 2 S 2 S 3 S 3 S S S! S 2 S 2 S 3 S 3 S A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 2
22 Synchronní 2bitový binární čítač s blokováním (porovnání) Moor Maly S i O S i O i Kódování výstupů Kódování výstupů S i y y c O i S O S O S 2 O 2 S 3 O 3 S i y y O i S O S O S 2 O 2 S 3 O 3 S O S O 2 S 2 O 3 S 3 O A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 22
23 Synchronní 2bitový binární čítač s blokováním (porovnání) Moor Maly Budicí funkc Stavový rgistr Budicí funkc Stavový rgistr d d d d Zpětná vazba Zpětná vazba Stavový rgistr Logika výstupů Stavový rgistr Logika výstupů d d y y d d y y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 23
24 Synchronní 2bitový binární čítač s blokováním (porovnání) c Moor d d y y c Maly d d y y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 24
25 Synchronní 4bitový binární čítač Navrhnět synchronní končný automat (FSA Finit Stat Automaton) typu čítač. Čítač čítá v binárním kódu a j 4bitový. V zapojní použijt půlsčítačku (Half Addr). Automat navrhnět s asynchronním nulováním. y FSA S i y y 2 y 3 O (Outputs) y y y 2 y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 25
26 Synchronní 4bitový binární čítač Moor Stavový diagram I Vstupy (Inputs) O Výstupy (Outputs) S i i-tý stav 3 4 S 3 S 4 S 5 5 S S S 2 2 S S 2 S 4 4 S S 5 S 9 S 9 S 8 8 S 7 S A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 26
27 Synchronní 4bitový binární čítač Moor 4 5 S S 5 S 2 S 4 S 2 3 S 3 S S 2 S 4 4 Tabulka přchodů S i S i S S S 8 S 9 S S 9 S 9 S 8 8 S 6 S 7 7 S Tabulka výstupů S i O i S i O i S O S 8 O 8 S S 2 S 9 S S O S 9 O 9 S 2 S 3 S S S 2 O 2 S O S 3 S 4 S S 2 S 3 O 3 S O S 4 S 5 S 2 S 3 S 4 O 4 S 2 O 2 S 5 S 6 S 3 S 4 S 5 O 5 S 3 O 3 S 6 S 7 S 4 S 5 S 6 O 6 S 4 O 4 S 7 S 8 S 5 S S 7 O 7 S 5 O 5 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 27
28 Synchronní 4bitový binární čítač Moor Kódování stavů S i S i+ S i Kódování výstupů O i S i 2 d 3 d 2 d d S i S i 2 y 3 y 2 y y O i A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 28
29 Synchronní 4bitový binární čítač Moor d 3 2 d 3 2 Minimalizac d = = d = + = = A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 29
30 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II Synchronní 4bitový binární čítač Minimalizac d 3 d ) ( ) ( ) ( ) ( d = = + = = + + = = + + = ) ( ) ( ) ( ) ( ) ( d = = + = = = = = Moor
31 Synchronní 4bitový binární čítač Moor Ralizac c d 3 d 2 2 d d y 3 y 2 y y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 3
32 Synchronní 6bitový binární čítač c 4bit countr y 3 y 2 y y c 4bit countr c c c 4bit countr 4bit countr 4bit countr y 5 y 4 y 3 y 2 y y y 9 y 8 y 7 y 6 y 5 y 4 y 3 y 2 y y c 6bit countr 6 y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 32
33 Posuvný rgistr (Shift Rgistr) Použití: Přvod sériové informac na parallní Sériová komunikac - příjm Přvod parallní informac na sériovou Sériová komunikac vysílání finované zpoždění signálu Vícfázové hodiny pro řízní skvnčních obvodů Kruhový čítač (Ring Countr) Přvod hladinového signálu na impuls Clock puls circuit Potlační zákmitů mchanických tlačítk a spínačů bounc circuit alší použití A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 33
34 Posuvný rgistr (4bit Shift Rgistr, Srial to Paralll) 2 d in 4bit Shift Rgistr Srial to Paralll out 2 d in out A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 34
35 Posuvný rgistr (4bit Shift Rgistr, Paralll to Srial) load = nastav 2 d in load 4bit Shift Rgistr Paralll to Srial out d d d 2 d 3 2 d in MUX MUX MUX MUX S S S S load out d d d 2 d 3 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 35
36 Posuvný rgistr (8bit Shift Rgistr, Srial to Paralll) d in load 4bit Shift Rgistr Paralll to Srial out d in load 8bit Shift Rgistr Paralll to Srial out 8 d d d 2 d 3 d 2 out 2 d in d in load 4bit Shift Rgistr Paralll to Srial 4bit Shift Rgistr Paralll to Srial out d d d 2 d 3 d 4 d 5 d 6 d 7 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 36
37 Posuvný rgistr (4bit Shift Rgistr, Srial to Paralll) finované zpoždění signálu 2 d in 4bit Shift Rgistr Srial to Paralll out d in out 4.T A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 37
38 Posuvný rgistr (4bit Shift Rgistr, Srial to Paralll) Přvod hladinového signálu na impuls (tstování hardwar) impuls out 2 out d in 4bit Shift Rgistr Srial to Paralll d in 2 impuls out T A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 38
39 Posuvný rgistr (4bit Shift Rgistr, Srial to Paralll) Potlační zákmitů mchanických tlačítk a spínačů (bounc Circuit) d in =2Hz 2 d out 4bit Shift Rgistr Srial to Paralll =2Hz d in 2 d out A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 39
40 Posuvný rgistr (4bit Shift Rgistr, Shift Enabl) 2 sh = posuv d in sh 4bit Shift Rgistr Srial to Paralll out 2 d in MUX MUX MUX MUX S S S S sh out A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 4
41 Kruhový čítač (4bit Ring Countr) Vícfázové hodiny pro řízní skvnčních obvodů 2 out d in p 4bit Ring Countr d in 2 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 4
42 Kruhový čítač (4bit Ring Countr) Vícfázové hodiny pro řízní skvnčních obvodů 2 out d in p 4bit Ring Countr 2 d in out p A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 42
43 Posuvný rgistr (4bit Shift Rgistr, Srial to Paralll) Přvod sériových dat na parallní - princip 4 w Rgistr 4 paralll_data srial_data 4bit Shift Rgistr Srial to Paralll c srial_data c w paralll_data 2bit Countr 2 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 43
44 Posuvný rgistr (6bit Shift Rgistr, Srial to Paralll) 4 d in 4bit Shift Rgistr Srial to Paralll out d in 4bit Shift Rgistr Srial to Paralll 4bit Shift Rgistr Srial to Paralll 4bit Shift Rgistr Srial to Paralll 4bit Shift Rgistr Srial to Paralll out 6 5 d in 6bit Shift Rgistr Srial to Paralll out A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 44
45 Rgistr (4bit Rgistr) n klopných obvodů řízných spolčným hodinovým signálm st st d d d 2 d 3 4bit Rgistr 2 d 4bit 4 Rgistr 4 2 st d d d 2 d 3 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 45
46 Rgistr (4bit Rgistr, Paralll Load) n klopných obvodů řízných spolčným hodinovým signálm Zápis do rgistru i při trval běžících hodinách signálm load = st st d d d 2 d 3 load 4bit Rgistr 2 d load 4bit 4 Rgistr 4 load bit rgistru i d i A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 46
47 Rgistr (4bit Rgistr, Paralll Load) n klopných obvodů řízných spolčným hodinovým signálm Zápis do rgistru i při trval běžících hodinách signálm load = 2 MUX MUX MUX MUX S S S S load d d d 2 d 3 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 47
48 Typy výstupů logických člnů Standardní výstup Totm-pol output (Push-Pull) voustavový výstup Na výstupu vždy hodnota nbo Výstupy nlz navzájm spojovat Otvřný kolktor Opn-collctor output (OC) Na výstupu pouz spodní spínač Výstupy lz spojit, nutný upínací odpor na V cc Montážní součin Wird-AN Třístavový výstup Tri-stat output (TS) Na výstupu hodnoty,, Z (Z = vysoká impdanc-odpojno) Výstupy lz spojovat Řízní výstupních člnů musí zajistit, ž pouz jdn vysílač nní v Z A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 48
49 voustavový výstup (Totm-pol output) Totm-pol output v cc a Gat Logic y Nlz spojovat Totm-pol output v cc b Gat Logic z Spínač jsou nad sbou A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 49
50 Otvřný kolktor (Opn-collctor output, OC) Opn-collctor output a Gat Logic y v cc R Wird and b Gat Logic z f = y. z Common bus A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 5
51 Třístavový výstup (Tri-stat output, TS) v cc a Gat Logic y o v cc b Gat Logic z o Common bus A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 5
52 8bitový záchytný rgistr s třístavovým výstupm (Latch, TS) 8-bit typ latch with tri-stat outputs (TS output) l d l 8bit 8 Latch 8 o d o C Latch with TS output OE LE i i +. X X X i Z d 7 C 7 X nzálží Z odpojno A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 52
53 8bitový obousměrný budič sběrnic (Transcivr) 8-bit bus transcivr with tri-stat outputs dir a 8 8bit Transcivr 8 o dir a o b Bus Transcivr OE IR A port A B Bport Z.. Z B A X Z Z a 7 Z odpojno b 7 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 53
54 Spolčná sběrnic (Bus, Common Bus) Použití: propojní komunikujících bloků počítač Sběrnic jdnosměrná nbo obousměrná Sběrnic s třístavovými budiči nbo s budiči s otvřným kolktorm Common bus a Bus 8 rivr 8 o 8bit 8 Latch 8 l 8 b Bus 8 rivr 8 o dir 8 8bit Transcivr 8 x o A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 54
55 Hazardy Co j hazard v logických obvodch Příčiny vzniku hazardu Nalzní hazardu Kdy hazard ovlivní činnost logických obvodů? Poznámka: zd s zabývám jn statickým hazardm. Existují jště hazardy dynamické (souvisjí s statickými) A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 55
56 Příčiny vzniku hazardu Hazard j krátká nočkávaná změna výstupního signálu (glitch), ktrá nní matmatickým výstupm logické funkc Signál z vstupu logického obvodu s šíří na výstup různými cstami, ktré s někdy rozdělí a pak zas spojí. Signál s různými cstami vlivm časového zpoždění na hradlch a vodičích šíří různou dobu. V místě opětovného spojní má signál z různých cst různý časový posun. Statický hazard výstup logického obvodu má být trval v nbo (má být statický), místo toho s objví krátký impuls do opačné úrovně. -- statický hazard v -- statický hazard v A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 56
57 Statický hazard v úrovni x T = 4 ns a c y z T = 2 ns b T = 4ns c 2 T = 4ns f f = x y + y z T c = = T c = 4+ 4= 8ns 2 ns TH = Tc Tc 2 = 2ns A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 57
58 Statický hazard v úrovni x x T = 4ns a c y z y z T = 2ns b T = 4ns c 2 T = 4ns f a b f Pro : x =, z = f = x y + y z =!! hazard Skutčnost Má být A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 58
59 Kdy hazardy vadí? Hazardy v kombinačních obvodch njsou kritické výstup kombinačního obvodu s po určité (krátké) době vždy ustálí v správné hodnotě Hazardy v skvnčních obvodch mohou uvést klopné obvody do nsprávného stavu a tím nastavit clý skvnční obvod (končný automat) do nvratného kritického stavu!!! Řšní: Hazard-fr dsign Synchronní návrh a správný výpočt maximální povolné hodinové (synchronizační) frkvnc A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 59
60 Struktura a architktura počítačů Logické skvnční obvody (bloky) a budič používané v číslicovém počítači KONEC Čské vysoké uční tchnické Fakulta lktrotchnická A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 6
Y36SAP 2007 Y36SAP-4. Logické obvody kombinační a sekvenční používané v číslicovém počítači Sčítačka, půlsčítačka, registr, čítač
Y36SAP 27 Y36SAP-4 Logické obvody kombinační a sekvenční používané v číslicovém počítači Sčítačka, půlsčítačka, registr, čítač 27-Kubátová Y36SAP-Logické obvody typické Často používané funkce Majorita:
Struktura a architektura počítačů (BI-SAP) 4
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 4 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Logické obvody Kombinační a sekvenční stavební bloky
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY Část důležtá něco jen pro zájemce (Označeno???) Logcké obvody Kombnační a sekvenční stavební bloky České vysoké učení techncké Fakulta
Logické obvody 10. Neúplné čítače Asynchronní čítače Hazardy v kombinačních obvodech Metastabilita Logické obvody - 10 hazardy 1
Logické obvody 10 Neúplné čítače Asynchronní čítače Hazardy v kombinačních obvodech Metastabilita 6.12.2007 Logické obvody - 10 hazardy 1 Neúplné čítače Návrh čítače M5 na tabuli v kódu binárním a Grayově
Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
Registry a čítače část 2
Registry a čítače část 2 Vypracoval SOU Ohradní Vladimír Jelínek Aktualizace září 2012 Úvod Registry a čítače jsou častým stavebním blokem v číslicových systémech. Jsou založeny na funkci synchronních
SEKVENČNÍ LOGICKÉ OBVODY
Sekvenční logický obvod je elektronický obvod složený z logických členů. Sekvenční obvod se skládá ze dvou částí kombinační a paměťové. Abychom mohli určit hodnotu výstupní proměnné, je potřeba u sekvenčních
Struktura a architektura počítačů (BI-SAP) 3
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 3 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Příklady popisu základních obvodů ve VHDL
Příklady popisu základních obvodů ve VHDL INP - cvičení 2 Michal Bidlo, 2008 bidlom@fit.vutbr.cz entity Circuit is port ( -- rozhraní obvodu ); end Circuit; Proces architecture Behavioral of Circuit is
Struktura a architektura počítačů
Struktura a archtektura počítačů Logcké obvody - sekvenční Formy popsu, konečný automat Příklady návrhu České vysoké učení techncké Fakulta elektrotechncká Ver..2 J. Zděnek 24 Logcký sekvenční obvod Logcký
PROGRAMOVATELNÉ LOGICKÉ OBVODY
PROGRAMOVATELNÉ LOGICKÉ OBVODY (PROGRAMMABLE LOGIC DEVICE PLD) Programovatelné logické obvody jsou číslicové obvody, jejichž logická funkce může být programována uživatelem. Výhody: snížení počtu integrovaných
3. Sekvenční logické obvody
3. Sekvenční logické obvody 3. Sekvenční logické obvody - úvod Sledujme chování jednoduchého logického obvodu se zpětnou vazbou 3. Sekvenční logické obvody příklad sekv.o. Příklad sledování polohy vozíku
Cíle. Teoretický úvod
Předmět Ú Úloha č. 7 BIO - igitální obvody Ú mikroelektroniky Sekvenční logika návrh asynchronních a synchronních binárních čítačů, výhody a nevýhody, využití Student Cíle Funkce čítačů a použití v digitálních
Úloha 9. Stavové automaty: grafická a textová forma stavového diagramu, příklad: detektory posloupností bitů.
Úloha 9. Stavové automaty: grafická a textová forma ového diagramu, příklad: detektory posloupností bitů. Zadání 1. Navrhněte detektor posloupnosti 1011 jako ový automat s klopnými obvody typu. 2. Navržený
Technická kybernetika. Obsah. Klopné obvody: Použití klopných obvodů. Sekvenční funkční diagramy. Programovatelné logické automaty.
Akademický rok 2016/2017 Připravil: adim Farana Technická kybernetika Klopné obvody, sekvenční funkční diagramy, programovatelné logické automaty 2 Obsah Klopné obvody:. D. JK. Použití klopných obvodů.
Koncept pokročilého návrhu ve VHDL. INP - cvičení 2
Koncept pokročilého návrhu ve VHDL INP - cvičení 2 architecture behv of Cnt is process (CLK,RST,CE) variable value: std_logic_vector(3 downto 0 if (RST = '1') then value := (others => '0' elsif (CLK'event
Návrh ovládání zdroje ATX
Návrh ovládání zdroje ATX Zapínání a vypínání PC zdroj ATX se zapíná spojením řídicího signálu \PS_ON se zemí zapnutí PC stiskem tlačítka POWER vypnutí PC (hardwarové) stiskem tlačítka POWER a jeho podržením
Inovace a zkvalitnění výuky směřující k rozvoji odborných kompetencí žáků středních škol CZ.1.07/1.5.00/
Inovace a zkvalitnění výuky směřující k rozvoji odborných kompetencí žáků středních škol CZ.1.07/1.5.00/34.0452 Číslo projektu Číslo materiálu CZ.1.07/1.5.00/34.0452 OV_2_51_Posuvné registry použití Název
1 z 16 11.5.2009 11:33 Test: "CIT_04_SLO_30z50" Otázka č. 1 U Mooreova automatu závisí okamžitý výstup Odpověď A: na okamžitém stavu pamětí Odpověď B: na minulém stavu pamětí Odpověď C: na okamžitém stavu
Sekvenční logické obvody
Název a adresa školy: Střední škola průmyslová a umělecká, Opava, příspěvková organizace, Praskova 399/8, Opava, 746 01 Název operačního programu: OP Vzdělávání pro konkurenceschopnost, oblast podpory
Struktura a architektura počítačů (BI-SAP) 10
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 10 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Velmi zjednodušený úvod
Velmi zjednodušený úvod Výroková logika: A, B, C - výroky. Booleova algebra Výroky nabývají hodnot Pravdivý a Nepravdivý. C = A B A B Booleova algebra: a, b, c - logické (Booleovské) proměnné. Logické
Sekvenční logické obvody
Sekvenční logické obvody Sekvenční logické obvody - úvod Sledujme chování jednoduchého logického obvodu se zpětnou vazbou Sekvenční obvody - paměťové členy, klopné obvody flip-flop Asynchronní klopné obvody
2.9 Čítače. 2.9.1 Úkol měření:
2.9 Čítače 2.9.1 Úkol měření: 1. Zapište si použité přístroje 2. Ověřte časový diagram asynchronního binárního čítače 7493 3. Ověřte zkrácení početního cyklu čítače 7493 4. Zapojte binární čítač ve funkci
Přednáška - Čítače. 2013, kat. měření, ČVUT - FEL, Praha J. Fischer. A3B38MMP, 2013, J.Fischer, ČVUT - FEL, kat. měření 1
Přednáška - Čítače 2013, kat. měření, ČVUT - FEL, Praha J. Fischer A3B38MMP, 2013, J.Fischer, ČVUT - FEL, kat. měření 1 Náplň přednášky Čítače v MCU forma, principy činnosti A3B38MMP, 2013, J.Fischer,
ASYNCHRONNÍ ČÍTAČE Použité zdroje:
ASYNCHRONNÍ ČÍTAČE Použité zdroje: Antošová, A., Davídek, V.: Číslicová technika, KOPP, České Budějovice 2007 http://www.edunet.souepl.cz www.sse-lipniknb.cz http://www.dmaster.wz.cz www.spszl.cz http://mikroelektro.utb.cz
Návrh synchronního čítače
Návrh synchronního čítače Zadání: Navrhněte synchronní čítač mod 7, který čítá vstupní impulsy na vstupu x. Při návrhu použijte klopné obvody typu -K a maximálně třívstupová hradla typu NAND. Řešení: Čítač
Architektura počítačů Logické obvody
Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics Digitální
Architektura počítačů Logické obvody
Architektura počítačů Logické obvody http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematics and physics 2/36 Digitální
5. Sekvenční logické obvody
5. Sekvenční logické obvody 3. Sekvenční logické obvody - úvod Sledujme chování jednoduchého logického obvodu se zpětnou vazbou 3. Sekvenční logické obvody - příklad asynchronního sekvenčního obvodu 3.
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Stavové automaty enkódování Proces, který rozhoduje kolik paměťových prvků bude využito v paměťové části. Binární enkódování je nejpoužívanější. j počet stavů
Cíle. Teoretický úvod. BDIO - Digitální obvody Ústav mikroelektroniky Sekvenční logika - debouncer, čítače, měření doby stisknutí tlačítka Student
Předmět Ústav Úloha č. 9 BIO - igitální obvody Ústav mikroelektroniky Sekvenční logika - debouncer, čítače, měření doby stisknutí tlačítka Student Cíle Pochopení funkce obvodu pro odstranění zákmitů na
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY. Systém přerušení. České vysoké učení technické Fakulta elektrotechnická
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY Systém přerušení České vysoké učení technické Fakulta elektrotechnická A1B14MIS Mikroprocesory pro výkonové systémy 6 Ver.1.2 J. Zděnek, 213 1 pic18f Family Interrupt
Návrh čítače jako automatu
ávrh čítače jako automatu Domovská URL dokumentu: http://dce.felk.cvut.cz/lsy/cviceni/pdf/citacavrh.pdf Obsah ÁVRH ČÍTAČE JAO AUTOMATU.... SYCHROÍ A ASYCHROÍ AUTOMAT... 2.a. Výstupy automatu mohou být
Dělení pamětí Volatilní paměti Nevolatilní paměti. Miroslav Flídr Počítačové systémy LS /11- Západočeská univerzita v Plzni
ělení pamětí Volatilní paměti Nevolatilní paměti Počítačové systémy Vnitřní paměti Miroslav Flídr Počítačové systémy LS 2006-1/11- Západočeská univerzita v Plzni ělení pamětí Volatilní paměti Nevolatilní
Typy a použití klopných obvodů
Typy a použití klopných obvodů Klopné obvody s hodinovým vstupem mění svůj stav, pokud hodinový vstup má hodnotu =. Přidáním invertoru před hodinový vstup je lze upravit tak, že budou měnit svůj stav tehdy,
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Klopné obvody jsou nejjednodušší sekvenční součástky Záleží na předcházejícím stavu Asynchronní klopné obvody reagují na změny vstupu okamžitě Synchronní
Návrh asynchronního automatu
Návrh asynchronního automatu Domovská URL dokumentu: http://dce.felk.cvut.cz/lsy/cviceni/pdf/asyn_automat.pdf Obsah DEFINICE AUTOMATU... 2 KROK 1: ZADÁNÍ... 3 KROK 2: ANALÝZA ZADÁNÍ... 3 KROK 3: VYJÁDŘENÍ
VY_32_INOVACE_CTE_2.MA_19_Registry posuvné a kruhové. Střední odborná škola a Střední odborné učiliště, Dubno Ing. Miroslav Krýdl
Číslo projektu Číslo materiálu CZ.1.07/1.5.00/34.0581 VY_32_INOVACE_CTE_2.MA_19_egistry posuvné a kruhové Název školy Autor Tematická oblast očník Střední odborná škola a Střední odborné učiliště, ubno
2-LC: ČÍSLICOVÉ OBVODY
2-LC: ČÍSLICOVÉ OBVODY Cíl měření: Ověření základních vlastností číslicových integrovaných obvodů. 1) čítač (asynchronní, synchronní) 2) multiplexer a demultiplexer 3) mikroprocesor ( S 2441, str. 155)
VY_32_INOVACE_CTE_2.MA_18_Čítače asynchronní, synchronní. Střední odborná škola a Střední odborné učiliště, Dubno Ing.
Číslo projektu Číslo materiálu Z.1.07/1.5.00/34.0581 VY_3_INOVAE_TE_.MA_18_Čítače asynchronní, synchronní Název školy Autor Tematická oblast Ročník Střední odborná škola a Střední odborné učiliště, Dubno
Přednáška A3B38MMP. Bloky mikropočítače vestavné aplikace, dohlížecí obvody. 2015, kat. měření, ČVUT - FEL, Praha J. Fischer
Přednáška A3B38MMP Bloky mikropočítače vestavné aplikace, dohlížecí obvody 2015, kat. měření, ČVUT - FEL, Praha J. Fischer A3B38MMP, 2015, J.Fischer, kat. měření, ČVUT - FEL Praha 1 Hlavní bloky procesoru
OVLÁDACÍ OBVODY ELEKTRICKÝCH ZAŘÍZENÍ
OVLÁDACÍ OBVODY ELEKTRICKÝCH ZAŘÍZENÍ Odlišnosti silových a ovládacích obvodů Logické funkce ovládacích obvodů Přístrojová realizace logických funkcí Programátory pro řízení procesů Akční členy ovládacích
Logické obvody - sekvenční Formy popisu, konečný automat Příklady návrhu
MIKROPROCEORY PRO VÝKONOVÉ YTÉMY MIKROPROCEORY PRO VÝKONOVÉ YTÉMY Logcké obvody - sekvenční Formy popsu, konečný automat Příklady návrhu České vysoké učení techncké Fakulta elektrotechncká AB4MI Mkroprocesory
Konečný automat. Studium chování dynam. Systémů s diskrétním parametrem číslic. Počítae, nervové sys, jazyky...
Konečný automat. Syntéza kombinačních a sekvenčních logických obvodů. Sekvenční obvody asynchronní, synchronní a pulzní. Logické řízení technologických procesů, zápis algoritmů a formulace cílů řízení.
Obsah DÍL 1. Předmluva 11
DÍL 1 Předmluva 11 KAPITOLA 1 1 Minulost a současnost automatizace 13 1.1 Vybrané základní pojmy 14 1.2 Účel a důvody automatizace 21 1.3 Automatizace a kybernetika 23 Kontrolní otázky 25 Literatura 26
Zvyšování kvality výuky technických oborů
Zvyšování kvality výuky technických oborů Klíčová aktivita V.2 Inovace a zkvalitnění výuky směřující k rozvoji odborných kompetencí žáků středních škol Téma V.2.1 Logické obvody Kapitola 21 Čítače Ing.
PODPORA ELEKTRONICKÝCH FOREM VÝUKY
INVE STICE DO ROZV O JE V ZDĚL ÁV Á NÍ PODPORA ELEKTRONICKÝCH FOREM VÝUKY CZ.1.07/1.1.06/01.0043 Tento projekt je financován z prostředků ESF a státního rozpočtu ČR. SOŠ informatiky a spojů a SOU, Jaselská
Operace ALU. INP 2008 FIT VUT v Brně
Operace ALU INP 2008 FIT VUT v Brně 1 Princip ALU (FX) Požadavky: Logické operace Sčítání (v doplňkovém kódu) Posuvy/rotace Násobení ělení B A not AN OR XOR + Y 1) Implementace logických operací je zřejmá
Přerušení na PC. Fakulta informačních technologií VUT v Brně Ústav informatiky a výpočetní techniky. Personální počítače, technická péče cvičení
Fakulta informačních technologií VUT v Brně Ústav informatiky a výpočetní techniky Personální počítače, technická péče cvičení 5 Přerušení na PC Zadání Seznamte se s konstrukcí cvičné zásuvné adaptérové
Logické obvody - sekvenční Formy popisu, konečný automat Příklady návrhu
MIKROPROCEORY PRO VÝKONOVÉ YTÉMY MIKROPROCEORY PRO VÝKONOVÉ YTÉMY Logcké obvody - sekvenční Formy popsu, konečný automat Příklady návrhu České vysoké učení techncké Fakulta elektrotechncká AB4MI Mkroprocesory
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY. Opakování. České vysoké učení technické Fakulta elektrotechnická
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY Opakování České vysoké učení technické Fakulta elektrotechnická AB4MIS Mikroprocesory pro výkonové systémy Ver..4 J. Zděnek, 27 MOS transistory jako elektrické spínače
Číselné vyjádření hodnoty. Kolik váží hrouda zlata?
Čísla a logika Číselné vyjádření hodnoty Au Kolik váží hrouda zlata? Dekadické vážení Když přidám osmé závaží g, váha se převáží => závaží zase odeberu a začnu přidávat závaží x menší 7 závaží g 2 závaží
Pohled do nitra mikroprocesoru Josef Horálek
Pohled do nitra mikroprocesoru Josef Horálek Z čeho vycházíme = Vycházíme z Von Neumannovy architektury = Celý počítač se tak skládá z pěti koncepčních bloků: = Operační paměť = Programový řadič = Aritmeticko-logická
VY_32_INOVACE_OV_2.ME_CISLICOVA_TECHNIKA_19_SPOJENI KOMBINACNICH_A_SEKVENCNICH_OBVODU Střední odborná škola a Střední odborné učiliště, Dubno
Číslo projektu Číslo materiálu Název školy Autor Tematická oblast Ročník CZ.1.07/1.5.00/34.0581 VY_32_INOVACE_OV_2.ME_CISLICOVA_TECHNIKA_19_SPOJENI KOMBINACNICH_A_SEKVENCNICH_OBVODU Střední odborná škola
... sekvenční výstupy. Obr. 1: Obecné schéma stavového automatu
Předmět Ústav Úloha č. 10 BDIO - Digitální obvody Ústav mikroelektroniky Komplexní příklad - návrh řídicí logiky pro jednoduchý nápojový automat, kombinační + sekvenční logika (stavové automaty) Student
Logické funkce a obvody, zobrazení výstupů
Logické funkce a obvody, zobrazení výstupů Digitální obvody (na rozdíl od analogových) využívají jen dvě napěťové úrovně, vyjádřené stavy logické nuly a logické jedničky. Je na nich založeno hodně elektronických
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 7 ČASOVÁNÍ A SYNCHRONIZACE TECHNICKÉHO VYBAVENÍ doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních
Číslicové obvody základní pojmy
Číslicové obvody základní pojmy V číslicové technice se pracuje s fyzikálními veličinami, které lze popsat při určité míře zjednodušení dvěma stavy. Logické stavy binární proměnné nabývají dvou stavů:
Principy komunikace s adaptéry periferních zařízení (PZ)
Principy komunikace s adaptéry periferních zařízení (PZ) Několik možností kategorizace principů komunikace s externími adaptéry, např.: 1. Podle způsobu adresace registrů, které jsou součástí adaptérů.
Vrstvy periferních rozhraní
Vrstvy periferních rozhraní Cíl přednášky Prezentovat, jak postupovat při analýze konkrétního rozhraní. Vysvětlit pojem vrstvy periferních rozhraní. Ukázat způsob využití tohoto pojmu na rozhraní RS 232.
Konfigurace portů u mikrokontrolérů
Konfigurace portů u mikrokontrolérů Porty u MCU Většina vývodů MCU má podle konfigurace některou z více funkcí. K přepnutí funkce dochází většinou automaticky aktivováním příslušné jednotky. Základní konfigurace
Systém řízení sběrnice
Systém řízení sběrnice Sběrnice je komunikační cesta, která spojuje dvě či více zařízení. V určitý okamžik je možné aby pouze jedno z připojených zařízení vložilo na sběrnici data. Vložená data pak mohou
Digitální obvody. Doc. Ing. Lukáš Fujcik, Ph.D.
Digitální obvody Doc. Ing. Lukáš Fujcik, Ph.D. Základní invertor v technologii CMOS dva tranzistory: T1 vodivostní kanál typ N T2 vodivostní kanál typ P při u VST = H nebo L je klidový proud velmi malý
Sylabus kurzu Elektronika
Sylabus kurzu Elektronika 5. ledna 2004 1 Analogová část Tato část je zaměřena zejména na elektronické prvky a zapojení v analogových obvodech. 1.1 Pasivní elektronické prvky Rezistor, kondenzátor, cívka-
Použití programovatelného čítače 8253
Použití programovatelného čítače 8253 Zadání 1) Připojte obvod programovatelný čítač- časovač 8253 k mikropočítači 89C52. Pro čtení bude obvod mapován do prostoru vnější programové (CODE) i datové (XDATA)
BI-JPO. (Jednotky počítače) M. Sběrnice
BI-JPO (Jednotky počítače) M. Sběrnice c doc. Ing. Alois Pluháček, CSc. 2010 Katedra číslicového návrhu Fakulta informačních technologií České vysoké učení technické v Praze Evropský sociální fond Praha&
Univerzita Tomáše Bati ve Zlíně
Univerzita Tomáše Bati ve Zlíně Ústav elektrotechniky a měření Struktura logických obvodů Přednáška č. 10 Milan Adámek adamek@ft.utb.cz U5 A711 +420576035251 Struktura logických obvodů 1 Struktura logických
Testování sekvenčních obvodů Scan návrh
Testování sekvenčních obvodů Scan návrh Testování a spolehlivost ZS 2011/2012, 6. přednáška Ing. Petr Fišer, Ph.D. Katedra číslicového návrhu Fakulta informačních technologií ČVUT v Praze Evropský sociální
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti MI-SOC: 2 KOMUNIKACE NAČIPU, LATENCE, PROPUSTNOST, ARCHITEKTURY doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních
Paměti SDRAM (synchronní DRAM)
Paměti SDRAM (synchronní DRAM) 1 Paměti SDRAM Cíl přednášky: - Shrnout předcházející techniky řízení pamětí. - Prezentovat techniku SDRAM, postihnout její výrazné rysy a odlišnosti od předcházejících typů.
Základní principy konstrukce systémové sběrnice - shrnutí. Shrnout základní principy konstrukce a fungování systémových sběrnic.
Základní principy konstrukce systémové sběrnice - shrnutí Shrnout základní principy konstrukce a fungování systémových sběrnic. 1 Co je to systémová sběrnice? Systémová sběrnice je prostředek sloužící
L HOSPITALOVO PRAVIDLO
Difrnciální počt funkcí jdné rálné proměnné - 7 - L HOSPITALOVO PRAVIDLO LIMITY TYPU 0/0 PŘÍKLAD Pomocí L Hospitalova pravidla určt sin 0 Ověřní přdpokladů L Hospitalovy věty Přímočarým použitím věty o
Laboratorní cvičení z předmětu Elektrická měření 2. ročník KMT
MĚŘENÍ S LOGICKÝM ANALYZÁTOREM Jména: Jiří Paar, Zdeněk Nepraš Datum: 2. 1. 2008 Pracovní skupina: 4 Úkol: 1. Seznamte se s ovládáním logického analyzátoru M611 2. Dle postupu měření zapojte pracoviště
3.7.5 Znaménkové operátory Násobící operátory Rùzné operátory Základní objekty Konstanty Sig
OBSAH Úvod 11 Signály v èíslicových systémech 13 2.1 Dvojstavové signály... 14 2.2 Tøístavové signály... 16 2.3 Dynamické parametry èíslicových signálù... 16 Jazyk VHDL 19 3.1 Historie, souèasnost, budoucnost
Principy počítačů I - Procesory
Principy počítačů I - Procesory snímek 1 VJJ Principy počítačů Část V Procesory 1 snímek 2 Struktura procesoru musí umožnit změnu stavu stroje v libovolném kroku uvolnění nebo znemožnění pohybu dat po
Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
Sériové komunikace KIV/PD Přenos dat Martin Šimek
Sériové komunikace KIV/PD Přenos dat Martin Šimek O čem přednáška je? 2 Konfigurace datového spoje Sériová rozhraní RS-232, RS-485 USB FireWire Konfigurace datového spoje 3 Topologie datového spoje 4 Rozhraní
LOGICKÉ SYSTÉMY PRO ŘÍZENÍ
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE Fakulta elektrotechnická LOGICKÉ SYSTÉMY PRO ŘÍZENÍ Doc. Ing. Jiří Bayer, CSc Dr.Ing. Zdeněk Hanzálek Ing. Richard Šusta 2000 Vydavatelství ČVUT Předmluva Skriptum
Návod k obsluze výukové desky CPLD
Návod k obsluze výukové desky CPLD FEKT Brno 2008 Obsah 1 Úvod... 3 2 Popis desky... 4 2.1 Hodinový signál... 5 2.2 7- Segmentový displej... 5 2.3 LED zobrazení... 6 2.4 Přepínače... 6 2.5 PORT 1 - Externí
Paměti SDRAM (synchronní DRAM)
Paměti SDRAM (synchronní DRAM) 1 Paměti SDRAM Cíl přednášky: - Shrnout předcházející techniky řízení pamětí. - Prezentovat techniku SDRAM, postihnout její výrazné rysy a odlišnosti od předcházejících typů.
Struktura a architektura počítačů
Struktur rchtektur počítčů Čsování klopných ovodů Logcké komnční ovod (lok) používné v číslcovém počítč České vsoké učení techncké Fkult elektrotechncká Ver..3 J. Zděnek / M. Chomát 24 Čsování výpočet
PROTOKOL O LABORATORNÍM CVIČENÍ
STŘEDNÍ PRŮMYSLOVÁ ŠKOLA V ČESKÝCH BUDĚJOVICÍCH, DUKELSKÁ 13 PROTOKOL O LABORATORNÍM CVIČENÍ Provedl: Jan Kotalík Datum: 3.1. 2010 Číslo: Kontroloval/a Datum: 1. ÚLOHA: Návrh paměti Pořadové číslo žáka:
Přednáška , kat. měření, ČVUT - FEL, Praha J. Fischer. A4B38NVS, 2012, J.Fischer, kat. měření,, ČVUT - FEL 1
Přednáška 10 2012, kat. měření, ČVUT - FEL, Praha J. Fischer A4B38NVS, 2012, J.Fischer, kat. měření,, ČVUT - FEL 1 Náplň přednášky Čítače v MCU forma, principy činnosti A4B38NVS, 2012, J.Fischer, kat.
Způsoby realizace této funkce:
KOMBINAČNÍ LOGICKÉ OBVODY U těchto obvodů je výstup určen jen výhradně kombinací vstupních veličin. Hodnoty výstupních veličin nezávisejí na předcházejícím stavu logického obvodu, což znamená, že kombinační
Obecné principy konstrukce systémové sběrnice
Obecné principy konstrukce systémové sběrnice 1 Osnova přednášky Výčet funkcí systémové sběrnice implementace těchto funkcí ve sběrnici PCI. Cílem této prezentace je poskytnout studentům výčet funkcí systémové
Vrstvy periferních rozhraní
Vrstvy periferních rozhraní Úvod Periferní zařízení jsou k počítačům připojována přes rozhraní (interface). Abstraktní model periferního rozhraní sestává z vrstev, jejich hranice nejsou však vždy jasné
5. A/Č převodník s postupnou aproximací
5. A/Č převodník s postupnou aproximací Otázky k úloze domácí příprava a) Máte sebou USB flash-disc? b) Z jakých obvodů se v principu skládá převodník s postupnou aproximací? c) Proč je v zapojení použit
KOMBINAČNÍ LOGICKÉ OBVODY
Projekt: Inovace oboru Mechatronik pro Zlínský kraj Registrační číslo: CZ.1.07/1.1.08/03.0009 KOMBINAČNÍ LOGICKÉ OBVODY U těchto obvodů je vstup určen jen výhradně kombinací vstupních veličin. Hodnoty
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY. Speciální obvody a jejich programování v C 2. díl
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY Speciální obvody a jejich programování v C 2. díl České vysoké učení technické Fakulta elektrotechnická Ver.1.10 J. Zděnek, 2017 Compare Unit jiné řešení Následující
VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ Fakulta informačních technologií
VYSOKÉ UČENÍ TECHNICKÉ V BRNĚ Fakulta informačních technologií Autor: Tomáš Válek, xvalek02@stud.fit.vutbr.cz Login: xvalek02 Datum: 21.listopadu 2012 Obsah 1 Úvod do rozhraní I 2 C (IIC) 1 2 Popis funkčnosti
18A - PRINCIPY ČÍSLICOVÝCH MĚŘICÍCH PŘÍSTROJŮ Voltmetry, A/D převodníky - principy, vlastnosti, Kmitoměry, čítače, fázoměry, Q- metry
18A - PRINCIPY ČÍSLICOVÝCH MĚŘICÍCH PŘÍSTROJŮ Voltmetry, A/D převodníky - principy, vlastnosti, Kmitoměry, čítače, fázoměry, Q- metry Digitální voltmetry Základním obvodem digitálních voltmetrů je A/D
Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) imní semestr 2/2 Jiří Douša, katedra číslicového návrhu (K83), České vysoké učení technické v Prae,
SEP2 Sensor processor. Technická dokumentace
SEP2 Sensor processor Technická dokumentace EGMedical, s.r.o. Křenová 19, 602 00 Brno CZ www.strasil.net 2010 Obsah 1. Úvod...3 2. Zapojení zařízení...4 2.1. Připojení napájecího napětí...4 2.2. Připojení
Seznam témat z předmětu ELEKTRONIKA. povinná zkouška pro obor: L/01 Mechanik elektrotechnik. školní rok 2018/2019
Seznam témat z předmětu ELEKTRONIKA povinná zkouška pro obor: 26-41-L/01 Mechanik elektrotechnik školní rok 2018/2019 1. Složené obvody RC, RLC a) Sériový rezonanční obvod (fázorové diagramy, rezonanční
11. Logické analyzátory. 12. Metodika měření s logickým analyzátorem
+P12 11. Logické analyzátory Základní srovnání logického analyzátoru a číslicového osciloskopu Logický analyzátor blokové schéma, princip funkce Časová analýza, glitch mód a transitional timing, chyba
Násobení. MI-AAK(Aritmetika a kódy)
MI-AAK(Aritmetika a kódy) Násobení c doc. Ing. Alois Pluháček, CSc., 2011 Katedra číslicového návrhu Fakulta informačních technologií České vysoké učení technické v Praze Evropský sociální fond Praha&
Title: IX 6 11:27 (1 of 6)
PŘEVODNÍKY ANALOGOVÝCH A ČÍSLICOVÝCH SIGNÁLŮ Převodníky umožňující transformaci číslicově vyjádřené informace na analogové napětí a naopak zaujímají v řídícím systému klíčové postavení. Značná část měřených
É Š Í Ž Í Ž É š š Ť Ž ž Ťš š š ž š Ď ž Č Ť ž Ů Í Ž ř š ď Č š š ž Ť š Ó Ž š Ťš Ť š š š Ť ž Ť š š Ť š š š ž Ťž š š ž š Ť Ť š ž ť š š ž š š Ť Ť Ť š Š Ť š Ď š Ť š š Ž š Ť ž Ť š Ť Ť š ž Ť Č š ž Č Ď š Ť Ž Ť