Práce v návrhovém prostředí Xilinx ISE WebPack 9.2i 1 Spuštění návrhového prostředí Spusťte návrhové prostředí Xilinx ISE 9.2 pomoci ikony na ploše Xilinx ISE 9.2. 2 Otevření projektu a. Klikněte na položku File -> New Project -> zadejte název projektu a jeho umístění Vyberte Top-level Source Type Schematic K ukládání projektu používejte pouze adresář C:\BDPO\XILINX nebo vlastni Flashdisk. Obr. 1: Založení projektu b. Klikněte na položku Next a nastavte Device Properties (obr. 2.) Product Category All Family XC9500XL CPLDs Device XC9572XL Package VQ44 Speed -5 Nezapomeňte změnit typ pouzdra na VQ44, protože tyto obvody mají pro každý typ pouzdra jiné rozložené pinů.
Obr. 2: Výběr CPLD obvodu c. Nyní zvolte položku New Source a založte nový schematický návrh. Otevře se okno, které vidíte na obr. 3. Vyberte volbu Schematic a návrh pojmenujte uloha_x. Po kliknutí na tlačítko Další se může stát, že soubor již existuje, proto původní soubor přepište. Obr. 3: Volba zdrojového souboru d. Nyní potvrďte následují volby tlačítkem další. V posledním kroku se zobrazí souhrnné nastavení projetu Project Summary a volbou Finish dokončíte vytvoření projetu. Otevře se návrhové prostředí, tak jak je zobrazeno na následujícím obrázku (obr. 4).
Obr. 4: Volba zdrojového souboru 3 Tvorba elektrického schématu a. Klikněte na záložku Symbols v Okně zdrojových souborů (Sources). Otevře se okno všech dostupných základních digitálních bloků. Pro realizaci vaší úlohy vyberte požadovanou Skupinu (Categories - Logic, Counter atp.) obr. 5 a příslušný logický blok. Pro tvorbu vodivých cest použijte ikonu v horní liště návrhového prostředí. Obr. 5: Základní digitální bloky
b. Tvorba vstupních a výstupních pinů. 1) K tvorbě vstupních a výstupních pinů použijte ikonu. 2) Otevře se okno pro definici orientace pinů (obr. 6). Obr. 6: Okno pro volbu orientace signálů 3) Příslušný pin vložte do elektrického schématu na požadované místo. 4) Všechny piny pojmenujte. 5) Pro kontrolu vašeho návrhu použijte ikonu. 6) Uložte váš schematický návrh.
4 Přiřazení pinů Obr. 7: Základní okno projektu s vytvořeným schématem Po vytvoření schéma obvodu (obr. 7) je nutné vloženým vstupním a výstupním pinům přiřadit konkrétní vstupy a výstupy našeho CPLD obvodu. Proto je nutné se přepnout v Okně zdrojových souborů ze záložky Symbols do záložky Sources a v okně Procesů (Processes) do Processes, tak jak ukázáno na obr. 8 a obr. 9. Obr. 8: Okno zdrojových souborů Obr. 9: Okno procesů
Okno procesů se mění podle výběru v menu Sources, proto pro další práci podle tohoto návodu je nutné, aby v okně Sources byl vybrán zdrojový soubor *.sch Konkrétní přiřazení pinů provedeme přes menu Processes -> User Contraints -> Edit Constraints (Text). Menu je vidět na obr. 9. Spuštěním této záložky můžeme provést definici pinů. Definice pinů má následující syntaxi: # Ukazka definice NET "a" LOC = "P27" ; NET "b" LOC = "P28" ; NET "c" LOC = "P29" ; NET "d" LOC = "P30" ; NET "y" LOC = "P5" ; Je nutné dodržet přesně názvy vstupní a výstupních pinů, tak jak byly definovány ve schématu. Zapojení jednotlivých pinů je popsánu v návodu k desce CPLD. 5 Implementace elektrického schématu do cílového obvodu c. V Okně procesů najděte položku Generating Programming File a dvojitým kliknutím spusťte. Proběhne zkompilování projektu. Pokud je projekt v pořádku jednotlivé položky budou označeny ikonou. Dvojitým kliknutím spusťte Generate SVF/XSVF/STAPL File, zobrazí se okno Welcome to impact a vyberte volbu ->Configure devices using Boundery-Scan (JTAG) -> Automatically connect -> Finish Obr. 10: Generování souborů pro implementaci d. Vyberte soubor *.jed a klikněte na tlačítko Open. e. Klikněte levým tlačítkem do pracovní plochy Boundary Scan. f. Pravým tlačítkem myši klikněte na obvod a vyberte položku Program.
g. Tlačítkem OK potvrďte naprogramování cílového obvodu. Pokud došlo ke korektnímu naprogramování, systém napíše hlášku Program Succeeded. Obr. 11: Implementace elektrického schématu do cílového obvodu h. Uzavřete okno určené pro implementaci elektrického schématu. Objeví se hláška o uložení, potvrďte tlačítkem NE. 6 Ukončení programu V návrhovém prostředí WebPack řádně uzavřete projekt File -> Close Project.
7 Schéma generátor led diody tlačítka segmentovka Obr. 12: Přirazení periferií k CPLD obvodu