Struktura a architektura počítačů
|
|
|
- Radim Hruška
- před 5 lety
- Počet zobrazení:
Transkript
1 Struktura a architektura počítačů Systémová struktura počítače Řízení běhu programu Systém přerušení České vysoké učení technické Fakulta elektrotechnická Ver.1.30 J. Zděnek / M. Chomát 2014
2 Požadované vlastnosti počítače Požadované vlastnosti počítače Required computer features Řízení toku programu synchronní akce asynchronní akce (řízení událostmi) Přesun proměnných Zpracování proměnných Funkce vstupu/výstupu Pomocné řídicí funkce Program flow control Synchronous actions Asynchronous actions (event driven) Variable transport Variable processing Input/Output functions Auxiliary control functions Zabezpečení běhu Konzistence dat Ochrana proti kopírování Další Operation security Data consistency Reverse engineering protection Others A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 2
3 Architektura typu von Neumann Common Bus CPU Program Memory Data Memory I/O Channels Output Input World A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 3
4 Architektura typu Harvard Common Bus Program Memory 24 CPU Data Memory 16 Typ.různá šířka I/O Channels Output World Input A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 4
5 Architektura typu Harvard další modifikace Paralelní čtení/zápis dat Program Memory 24 CPU Data Memory 24 Data Bridge Output I/O Channels World Čtení konstant z Flash Input A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 5
6 Architektura von Neumann versus Harvard von Neumann Harvard Jednodušší struktura Sdílená sběrnice nelze paralelně transportovat instrukce a data Společný paměťový prostor instrukcí a dat. Možno pružně rozdělit paměť pro instrukce data a zásobník (pokud vše v RAM) Prostor pro zásobník (Stack) bývá dostatečný. Složitější struktura Oddělené sběrnice možnost paralelního transportu instrukce a dat (rychlost větší) Oddělené prostory instrukcí a dat. Paměť programu (instrukcí) často širší slovo proti paměti dat kompaktnější jednocyklové instrukční kódy. Zásobník často mimo paměť dat (rozdílná šířka paměti programu a dat). Hloubka zásobníku omezená (pak nutno přemístit do paměti dat a to pomalé) A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 6
7 Systémová struktura počítače Kontrolní seznam 1 Check list No.1 Počítač sériový stroj CPU - Procesor Paměť programu Paměť dat Vstup / výstup Společná sběrnice Hodiny (synchronizace) XTAL krystal Nulování Periferie Vnější paměť Master sběrnice Computer sequence machine CPU Central Processing Unit Program memory Data memory Input / output Bus Clock XTAL crystal Reset Peripherals External memory Bus master A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 7
8 Počítač sériový stroj Kontrolní seznam 2 Check list No.2 Počítač sériový stroj FSA - konečný automat FSM konečný automat Sychronní automat Stav automatu Podmínky přechodu Instrukce programu Proměnné programu Zásobník programu BIOS Operační systém Aplikační program Zaváděcí program Computer sequence machine FSA Finite State Automaton FSM Finite State Machine Synchronous FSA FSA state Transition conditions Program instructions Program variables Program stack BIOS (Basic I/O System) Operating system Users application Bootstrap A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 8
9 Počítač sekvenční stroj XTAL (CRYSTAL) STABLE SYNC. SIGNAL SYNCHRONIZATION CLOCK Clock RESET CENTRAL PROCESSING UNIT CPU BUS MASTER SEQUENTIAL PROGRAM PROCESSING (ONE INSTRUCTION AT A TIME) Common Bus Program Memory BIOS Operating System Application Program MAIN MEMORY PROGRAM INSTRUCTIONS Power Supply I 0 Power Monitor CPU - SYNCHRONOUS FINITE STATE MACHINE (FSA, FSM) OTHER DEVICES DEFINED START POINT Data Memory PROGRAM VARIABLES & PROGRAM STACK 0 1 I 0 S 0 S 3 I 0 I I 1 S COMMON DATA PATH (BIDIRECTIONAL) I/O Channels Output Input World I 0 S 2 I I 1 EXTERNAL MEMORY A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 9
10 Instrukční cyklus Kontrolní seznam 3 Check list No.3 Instrukční cyklus Čtení instrukce Vykonání instrukce Dekódování instrukce Čtení operandu Zpracování operandů Zápis výsledku Řídicí sběrnice (CB) Datová sběrnice (DB) Adresová sběrnice (AB) Sběrnicový cyklus Směr přenosu informace Instruction cycle Operational code (Opcode) fetch Instruction execution Instruction decode Operand read Operand processing Result write Control bus (CB) Data bus (DB) Address bus Bus cycle Information transfer direction A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 10
11 Vykonání instrukce INSTRUCTION EXECUTION FETCH EXECUTION DATA BUS BUS CYCLE INSTRUCTION CYCLE * OPERATIONAL CODE FETCH (OPCODE FETCH) * INSTRUCTION EXECUTION * INSTRUCTION DECODE * OPERAND READ * OPERAND PROCESSING * RESULT WRITE NOTE: DATA STABLE (= DATA VALID) DATA UNDEF. A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 11
12 Rozdělení společné sběrnice CONTROL BUS DATA BUS ADDRESS BUS CB DB AB CPU Program Memory BUS MASTER TRANSFER DIRECTION (TRANSFER PATH) Data Memory I/O Channels Output Input Common Bus A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 12
13 Komunikace mezi bloky Kontrolní seznam 4 Check list No.4 Komunikace mezi bloky CB, DB, AB Obousměrná sběrnice Jednosměrná sběrnice Pouze jeden bus master Směr čtení Směr zápis Adresa platná Data platná Dekodér adresy Pole paměťových jednotek čtení/zápis z/do paměti Block communication CB, DB, AB Bidirectional bus Unidirectiona bus One bus master only Direction READ Direction WRITE Address valid Data valid Address decoder Memory array Memory READ/WRITE A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 13
14 Činnost společné sběrnice (AB, DB, CB) CB DB AB ADDRESS DECODER CPU Program Memory MEMORY ARRAY BUS MASTER ADDRESS VALID DATA VALID TRANSFER DIRECTION (TRANSFER PATH) Data Memory ADDRESS DECODER MEMORY ARRAY ADDR.BUS DATA BUS nread nwrite CPU DATA READ CPU DATA WRITE (to MEMORY) NOTE: nread, nwrite - SIGNAL ACTIVE IN 0 Common Bus ADDRESS DECODER Output I/O Channels Input INPUT/OUTPUT REGISTERS BUS TRANSFER DIRECTIONS: DB = BIDIRECTIONAL CB, AB = UNIDIRECTIONAL A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 14
15 Kde číst následující instrukci PC PROGRAM COUNTER ADDRESS PROGRAM MEMORY INSTRUCTIONS Čítač instrukcí 1) Další instrukci čti vždy z adresy uložené v PC 2) Adresa v PC se mění automaticky, po čtení instrukce ukazuje na další instrukci 3) Adresa v PC se dá změnit vykonáním instrukce skoku, cílová adresa je součástí instrukce IR INSTRUCTION REGISTER DECODE EXECUTE LD R0, MAX ADD R0, R ST R0, SUM JMP NOP CMP SUM, R BNZ 00630C LD R7, PORT3 AND R7, 3FEh JMP A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 15
16 Větvení programu (Jump, Branch) PC PROGRAM COUNTER ADDRESS PROGRAM MEMORY INSTRUCTIONS IR INSTRUCTION REGISTER DECODE EXECUTE LD R0, MAX ADD R0, R ST R0, SUM JMP NOP CMP SUM, R BNZ 00630C Realizace větvení programu LD R7, PORT3 AND R7, 3FEh JMP A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 16
17 Dekompozice problému na dílčí části A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 17
18 Zde příklad v Javě A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 18
19 Požadavky pro volání procedury START P1 CALL P1 RETADR1 CALL P2 RETADR4 P2 CALL P1 RETADR2 RET CALL P2 RETADR3 RET END Návratová adresa A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 19
20 Princip volání procedury (Procedure Call) PC PROGRAM COUNTER ADDRESS PROGRAM MEMORY INSTRUCTIONS Zásobník (návratových adres) IR INSTRUCTION REGISTER DECODE EXECUTE LD R0, MAX ADD R0, R ST R0, SUM CALL NOP CMP SUM, R BNZ 00630C SP STACK POINTER LD R7, PORT3 AND R7, 3FEh RET STACK (LIFO) TOS Ukazatel zásobníku A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 20
21 Synchronní akce volání procedury Kontrolní seznam 5 Check list No.5 Synchronní akce Čítač instrukcí - PC Ukazatel do paměti programu Postupné čtení Automatická inkrementace Vnucená adresa Zásobník Ukazatel zásobníku Ukazatel na vrchol zásobníku Vrchol zásobníku Vlož do zásobníku - PUSH Vyzvedni ze zásobníku - POP Synchronous actions Program Counter PC Pointer to program memory Sequential read Auto-increment Forced address Stack Stack Pointer Pointer to stack top TOS top of stack PUSH POP A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 21
22 Synchronní akce volání procedury - pokrač. Kontrolní seznam 6 Check list No.6 Synchronní akce - pokrač. Začátek programu Hlavní smyčka Volání procedury Návratová adresa Začátek procedury Tělo procedury Bod návratu (return) Vnořené volání Návěští (cílová adresa skoku) Skok (bez návratové adresy) Hloubka zásobníku Synchronous actions cont'd Program start point Main loop Procedure call Return address Procedure start Procedure body Return Nested calls Label (jump target address) Jump (no return address) Stack depth A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 22
23 Prostředky pro organizaci volání procedury A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 23
24 Sdílené prostředky (sdílí je procedury) A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 24
25 Princip volání procedury (synchronní) Volání procedury - souhrn akcí Volání procedury je vyvolané programem (synchronní) ne vnější událostí (vnější událost viz. přerušení) Stejným mechanismem se řídí i vnořené volání (procedura volá proceduru) Další instrukce se vždy čte z adresy právě uložené v čítači instrukcí (PC) Čti instrukci Call Ulož návratovou adresu (tj. obsah čítače instrukcí) do zásobníku Vlož do čítače instrukcí počáteční adresu procedury Ulož kontext do zásobníku Proveď tělo procedury Vyzvedni kontext Proveď instrukci Return Ta vyzvedne Návratovou adresu ze zásobníku do čítače instrukcí (PC) Pokračuj v programu za místem volání Call na pozadí tj. čti instrukci z adresy uložené v PC A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 25
26 Před čtením CALL A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 26
27 Po čtení CALL A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 27
28 Během provádění CALL A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 28
29 Po provedení CALL A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 29
30 Před čtením RETURN A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 30
31 Po čtení RETURN A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 31
32 Po čtení RETURN A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 32
33 Princip volání procedury (synchronní) - souhrn Volání procedury - souhrn akcí Volání procedury je vyvolané programem (synchronní) ne vnější událostí (vnější událost viz. přerušení) Stejným mechanismem se řídí i vnořené volání (procedura volá proceduru) Další instrukce se vždy čte z adresy právě uložené v čítači instrukcí (PC) Čti instrukci Call Ulož návratovou adresu (tj. obsah čítače instrukcí) do zásobníku Vlož do čítače instrukcí počáteční adresu procedury Ulož kontext do zásobníku Proveď tělo procedury Vyzvedni kontext Proveď instrukci Return Ta vyzvedne Návratovou adresu ze zásobníku do čítače instrukcí (PC) Pokračuj v programu za místem volání Call na pozadí tj. čti instrukci z adresy uložené v PC A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 33
34 Asynchronní akce hardwareové (hw) volání procedury Common Bus Program Memory MAIN MEMORY BIOS XTAL (CRYSTAL) STABLE SYNC. SIGNAL Clock RESET CPU Operating System Application Program PROGRAM INSTRUCTIONS Power Supply Power Monitor IRQ1 INTRQ INTACK Data Memory PROGRAM VARIABLES & PROGRAM STACK Žádosti o přerušení IRQ2 IRQn Interrupt Controller INTERRUPT CONTROLLER I/O Channels Output Input World Řadič přerušení A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 34
35 Asynchronní akce hw volání procedury (ISR) Kontrolní seznam 7 Check list No.7 Asynchronní akce Systém přerušení Hardwarové volání procedury Předdefinovaná cílová adresa Vektor přerušení Tabulka vektorů přerušení Asynchronní žádost o přerušení Řadič přerušení Vstupy žádostí o přerušení Asynchronní událost Žádost o přerušení do CPU Potvrzení žádosti od CPU Asynchronous actions Interrupt system Hardware procedure call Predefined target address Interrupt vector Interrupt vector table Asynchronous interrupt request Interrupt controller Interrupt request inputs Interrupt event CPU interrupt request CPU interrupt acknowledge A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 35
36 Asynchronní akce hw volání procedury (ISR). Kontrolní seznam 8 Check list No.8 Asynchronní akce - pokrač. Instrukce je nepřerušitelná Reakční doba přerušení Priorita přerušení Statická priorita přerušení Dynamická priorita přerušení Programová priorita přerušení Typy přerušení Maskovatelné přerušení Nemaskovatelné Programové (ladící) přerušení Program řízený událostmi Asynchronous actions cont'd Instruction is uninterruptable Interrupt latency Interrupt priority Static interrupt priority Dynamic interrupt priority Software interrupt priority Interrupt types Maskable interrupt Nonmaskable interrupt Trap (software interrupt) Event driven program A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 36
37 Asynchronní akce hw volání procedury (ISR) Kontrolní seznam 9 Check list No.9 Asynchronní akce - pokrač. Obsluha přerušení - ISR Návratová adresa z přerušení Instrukce návratu z přerušení Asynchronní událost Pozadí programu Nejnižší hladina programu Sdílené zdroje Střadač Stavové slovo procesoru - PSW Příznakový registr Kontext programu (uložit/obnovit) Asynchronous actions cont'd Interrupt service routine - ISR Interrupt return address Interrupt return instruction Asynchronous event Background (level) Lowest program level Shared resources Accumulator Processor status word - PSW Flag register Program context (save/restore) A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 37
38 Asynchronní akce hw volání procedury (ISR) A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 38
39 Prostředky pro organizaci hw volání procedury (interrupt) A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 39
40 Sdílené prostředky (sdílí je ISR a přerušený program) A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 40
41 Žádost o obsluhu přerušení (hw volání procedury) A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 41
42 Žádost o obsluhu aktivní - 1 A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 42
43 Dokončení aktivní instrukce - 2 A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 43
44 Uložení (Push) návratové adresy do zásobníku (Stack) - 3 A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 44
45 Vyzvednutí adresy obslužného programu (ISR) - 4 A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 45
46 Spuštění obslužné procedury přerušení (ISR) - 5 A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 46
47 Uložení kontextu do zásobníku - 6 A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 47
48 Provedení těla obslužné procedury (ISR) - 7 A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 48
49 Obnovení kontextu (ze zásobníku) - 8 A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 49
50 Vyzvednutí návratové adresy (ze zásobníku) - 9 A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 50
51 Obnovení běhu přerušeného programu - 10 A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 51
52 Princip programu řízeného událostmi - souhrn Obsluha žádosti o přerušení souhrn akcí Dokonči právě prováděnou instrukci (instrukce je nepřerušitelná) Ulož (Push) návratovou adresu do zásobníku (tj. adresu, která je právě v čítači instrukcí (PC)) Vyzvedni adresu ISR (tj. podprogramu obsluhy přerušení) z tabulky vektorů přerušení Spusť ISR Vynuluj Interrupt Request Flag (závisí na typu procesoru) Ulož kontext do zásobníku Proveď tělo ISR (vlastní obsluhu žádosti o přerušení) Obnov původní kontext (vyzvedni ho ze zásobníku) Proveď instrukci Return Ta vyzvedne Návratovou adresu ze zásobníku do čítače instrukcí (PC) Pokračuj v programu na pozadí tj. čti instrukci z adresy uložené v PC A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 52
53 Event Driven Program Principle - summary Interrupt request service summary Finish current background instruction (instruction is uninterruptable) Push Return Address to stack (i.e. address in program counter) Get ISR Address from Interrupt Vector Table Start ISR routine Clear Interrupt Request Flag (depends on processor type) Save context to stack Run ISR body Restore context from stack Execute Return instruction Pop Return Address from stack (Pop it to program counter) Continue background program read next instruction from address in PC A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 53
54 Typy systémů přerušení Jednohladinové neprioritní Single level - non-priority interrupt system Vícehladinové prioritní Nemaskovatelné Softwareové Trap Maskovatelné Multi level priority interrupt system Nonmaskable Trap Maskable S pevnou hw prioritou S dynamicky volitelnou prioritou Fixed priority system Flexible priority system A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 54
55 Řadič přerušení princip (Interrupt Controller) TRAP DECODED INTRQ NMI Register (Active Interrupt) IR0 IR1 Event Detector Priority Encoder Comparator IR2 IF0 IE0 IF1 IE1 Driver IF2 GIE IE1 Control Interrupt Enable Interrupt Flag Žádost o přerušeni Povolení maskovatelných žádostí A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 55
56 Programátorský model počítače Kontrolní seznam 13 Check list No.13 Programátorský model ALU aritmetická jednotka PC čítač instrukcí SP ukazatel zásobníku PSW stavové slovo procesoru Střadač Adresový prostor univ. registrů Adr. prostor paměti programu Adresový prostor paměti dat Adresový prostor zásobníku Adr. prostor vstupů/výstupů Umístění tabulky vekt.přerušení Programmer s model ALU arithmetic logic unit PC program counter SP stack pointer PSW processor státu word Accumulator Universal register addr. space Program memory addr. space Data memory addr. space Stack addr. space Input/output space Interrupt vector table space A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 56
57 Programátorský model počítače ACCUMULATOR PC PROGRAM COUNTER ALU UNIVERSAL (SCRATCHPAD, GENERAL PURPOSE REGISTERS) REGISTER SPACE SP FLAGS STACK POINTER PROCESSOR STATUS WORD (PSW) DATA PATH WIDTH (8, 16, 32, 64 bits) RESET PROGRAM MEMORY SPACE??? DATA MEMORY SPACE MEMORY MAPPED I/O INPUT/OUTPUT SPACE (SPECIAL FUNCTION REGISTERS)?????? INTERRUPT VECTOR TABLE STACK??? HW STACK (CPU) STACK LIMITED DEPTH A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 57
58 PIC18F Family Modifikovaný Harvard Program Memory CPU 12 Data Memory 6, Data Bridge I/O Channels Output Input World A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 58
59 PIC18F Family Modifikovaný Harvard Program Memory Program Counter Hardware Stack Instruction Register Data Memory I/O Ports Accumulator WREG ALU Memory Mapped Input/Output Internal Peripherals A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 59
60 PIC18F Family Program Memory PROGRAM COUNTER PROGRAM MEMORY SP STACK POINTER Top of Stack -TOS 5 PC STACK AF4h h h h RESET HIGH PRIORITY LOW PRIORITY RESET VECTOR HIGH PRIORITY INTERRUPT VECTOR LOW PRIORITY INTERRUPT VECTOR INTERRUPT VECTOR TABLE TOS REGISTERS TOSU 01h 8 TOSH 8Ah 8 TOSL F4h 8 TABLE READ IMPLEMENTED MEMORY (FLASH) 01FFF8h 01FFFFh CONFIG. WORDs PROGRAM MEMORY ADDRESS SPACE Read as 0 1FFFFFh 16 A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 60
61 PIC18F Family Data Memory BSR BANK ADDRESS 000h DATA MEMORY 00h ALU 8 FSR0 4 BANK 0 05Fh 060h 5Fh 60h 8 8 FSR1 FSR BANK 1 BANK 14 0FFh 100h EFFh F00h FFh 00h FFh 00h GPR ACCESS BANK WREG STATUS 8 00h 5Fh 60h FFh REGISTER FILE ADDRESS BANKING BANK 15 F5Fh F60h FFFh WREG STATUS 8 5Fh 60h FFh SFR ACCUMULATOR FLAGS (PSW) SPECIAL FUNCTION REGISTERS MEMORY MAPPED INPUT/OUTPUT SPACE REMAPING A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 61
62 PIC18F Family Interrupt System High Priority Enable GIEH HIGH PRIORITY Priority Encoder INTRQ LOW PRIORITY xip yip GIEL IPEN xie yie Priority System On xif yif Low Priority Enable INPUT Event Detector Clk Timer Interrupt Priority INTERRUPT RESOURCES Interrupt Enable Interrupt Flag (Request) A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 62
63 Struktura CPU versus operandy Kontrolní seznam 14 Check list No.14 Struktura CPU versus operandy Orientovaný na zásobník ALU, PSW (Příznakový reg) zásobník Střadačově orientovaný ALU, PSW (Příznakový reg) Paměť dat Registrově orientovaný ALU, PSW (Příznakový reg) univerzální registry (v CPU) Paměťově orientovaný ALU, PSW, paměť dat CPU systems versus operands Stack oriented ALU, PSW (Flags) stack Accumulator oriented ALU, PSW (Flags), Accumulator Data memory Register oriented ALU,PSW (Flags) Universal (scratchpad) registers Memory oriented ALU, PSW (Flags), data memory A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 63
64 Struktura CPU versus operandy - 1 STACK TOS ALU FLAGS STATUS STACK ORIENTED CPU A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 64
65 Struktura CPU versus operandy - 2 DATA MEMORY ALU FLAGS STATUS ACCUMULATOR ACCUMULATOR ORIENTED CPU A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 65
66 Struktura CPU versus operandy - 3 REGISTERS (INSIDE CPU) ALU FLAGS STATUS REGISTER ORIENTED CPU A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 66
67 Struktura CPU versus operandy - 4 DATA MEMORY ALU FLAGS STATUS MEMORY ORIENTED CPU A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 67
68 Příklad program v ASM PIC18F - 1 #include <P18F87J11.INC> ; processor specific variable definitions CONFIG FOSC = HS ; High speed oscilator CONFIG WDTEN = OFF ; Watchdog disabled CONFIG XINST = OFF ; Istruction set extension disabled #define TIMER0_16bit b' UDATA_ACS ; variable declaration part WREG_TEMP res 1 ; variable used for context saving STATUS_TEMP res 1 ; variable used for context saving BSR_TEMP res 1 ; variable used for context saving REG res 1 TEMP res 1 CODE ORG 0x00000 goto Main ORG 0x00008 goto HighInt ; program code part ; go to start of main code ; go to high priority interrupt routine A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 68
69 Příklad program v ASM PIC18F - 2 Main: movlw 0x00 ; store 0 to W movwf TRISD ; W -> TRISD - all bits of PORTD are outputs movwf TRISB ; W -> TRISB - all bits of PORTB are outputs movwf PORTD ; W -> PORTD - PORTD value is 0 movwf REG ; W -> REG - REG value is 0 bsf TRISB,0,0 ; bit 0 set as input movlw TIMER0_16bit ; 0x02 -> W of PORTB movwf T0CON ; Timer0 off, configured as 16 bit counter; movlw 0A0h ; b, 0A0h -> W movwf INTCON ; INTCON configured as - Interrupts enabled; movlw 04h ; b, 04h -> W movwf INTCON2 ; Timer0 overflow int. priority set to High movlw b' ' ; b, 080h -> W movwf RCON ; enables priority levels on interrupts bsf T0CON,7,0 ; start Timer0 Loop: goto Loop ;loop forever A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 69
70 Příklad program v ASM PIC18F - 3 HighInt: ; ISR start (Interrupt Service Routine) movff STATUS,STATUS_TEMP ; save STATUS register movff WREG,WREG_TEMP ; save working register movff BSR,BSR_TEMP ; save BSR register rlncf REG,1,0 ; rotation to left btfss PORTB,0,0 ; is RB0 pressed? bsf REG,0,0 ; set bit 0 of REG to 1 movff REG,PORTD ; REG -> PORTD bcf INTCON,2,0 ; clear Interrupt Flag movff BSR_TEMP,BSR ; restore BSR register movff WREG_TEMP,WREG ; restore working register movff STATUS_TEMP,STATUS ; restore STATUS register retfie ; return from interrupt END A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 70
71 Struktura a architektura počítačů Systémová struktura počítače Řízení běhu programu Systém přerušení KONEC České vysoké učení technické Fakulta elektrotechnická A7B14SAP Struktura a architektura počítačů 6 - Řízení běhu programu a přerušení 71
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY. Systémová struktura počítače
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY Systémová struktura počítače Řízení běhu programu České vysoké učení technické Fakulta elektrotechnická A1B14MIS Mikroprocesory pro výkonové systémy 05 Ver.1.20 J. Zděnek,
ŘÍZENÍ ELEKTRICKÝCH POHONŮ. Systémová struktura počítače Řízení běhu programu. České vysoké učení technické Fakulta elektrotechnická
ŘÍZENÍ ELEKTRICKÝCH POHONŮ Systémová struktura počítače Řízení běhu programu České vysoké učení technické Fakulta elektrotechnická A1M14RPO Řízení elektrických pohonů 01 Ver.1.20 J. Zděnek, 20151 Požadované
Systém přerušení. Algoritmizace a programování. Struktura počítače - pokračování. Systémová struktura počítače pokrač.
Algoritmizace a programování Struktura počítače - pokračování České vysoké učení technické Fakulta elektrotechnická Ver.1.10 J. Zděnek 2015 Systémová struktura počítače pokrač. Systém přerušení A8B14ADP
Algoritmizace a programování
Algoritmizace a programování Struktura počítače - pokračování České vysoké učení technické Fakulta elektrotechnická Ver.1.10 J. Zděnek 2015 Systémová struktura počítače pokrač. Systém přerušení A8B14ADP
Struktura a architektura počítačů
Struktura a architektura počítačů Systémová struktura počítače Programátorský model počítače Instrukční soubor I České vysoké učení technické Fakulta elektrotechnická Ver.1.20 J. Zděnek 2014 Programátorský
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY. Systém přerušení. České vysoké učení technické Fakulta elektrotechnická
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY Systém přerušení České vysoké učení technické Fakulta elektrotechnická A1B14MIS Mikroprocesory pro výkonové systémy 6 Ver.1.2 J. Zděnek, 213 1 pic18f Family Interrupt
Algoritmizace a programování
Algoritmizace a programování Struktura počítače České vysoké učení technické Fakulta elektrotechnická Ver.1.10 J. Zděnek 2015 Struktura předmětu Systémová struktura počítače, procesor, paměti, periferní
Algoritmizace a programování
Algoritmizace a programování Struktura počítače České vysoké učení technické Fakulta elektrotechnická Ver.1.10 J. Zděnek 2015 Struktura předmětu Systémová struktura počítače, procesor, paměti, periferní
Vstup-výstup Input-Output Přehled a obsluha
ÚVOD DO OPERAČNÍCH SYSTÉMŮ Vstup-výstup Input-Output Přehled a obsluha České vysoké učení technické Fakulta elektrotechnická Y38ÚOS Úvod do operačních systémů 12 Ver.1.00 2010 Operační systém (Operating
Struktura a architektura počítačů
Struktura a architektura počítačů Systémová struktura počítače Instrukční soubor II Příklady návrhu České vysoké učení technické Fakulta elektrotechnická Ver.1.30 J. Zděnek / M. Chomát 2014 Assembler (Jazyk
Architektura počítače Základní bloky Provádění instrukcí
ÚVOD DO OPERAČNÍCH SYSTÉMŮ Architektura počítače Základní bloky Provádění instrukcí České vysoké učení technické Fakulta elektrotechnická Y38ÚOS Úvod do operačních systémů 01 Ver.1.01 2011 Hodnocení předmětu
Kubatova 19.4.2007 Y36SAP - 13. procesor - control unit obvodový a mikroprogramový řadič RISC. 19.4.2007 Y36SAP-control unit 1
Y36SAP - 13 procesor - control unit obvodový a mikroprogramový řadič RISC 19.4.2007 Y36SAP-control unit 1 Von Neumannova architektura (UPS1) Instrukce a data jsou uloženy v téže paměti. Paměť je organizována
Činnost CPU. IMTEE Přednáška č. 2. Několik úrovní abstrakce od obvodů CPU: Hodinový cyklus fáze strojový cyklus instrukční cyklus
Činnost CPU Několik úrovní abstrakce od obvodů CPU: Hodinový cyklus fáze strojový cyklus instrukční cyklus Hodinový cyklus CPU je synchronní obvod nutné hodiny (f CLK ) Instrukční cyklus IF = doba potřebná
Struktura a architektura počítačů
Struktura a architektura počítačů Paměti počítače DMA přenos České vysoké učení technické Fakulta elektrotechnická Ver.1.20 J. Zděnek 20131 Paměť počítače Paměť počítače je zařízení pro uchování programu
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY. Stručný úvod do programování v jazyce C 2.díl. České vysoké učení technické Fakulta elektrotechnická
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY Stručný úvod do programování v jazyce C 2.díl České vysoké učení technické Fakulta elektrotechnická A1B14MIS Mikroprocesory pro výkonové systémy 07 Ver.1.10 J. Zděnek,
Vážení zákazníci, dovolujeme si Vás upozornit, že na tuto ukázku knihy se vztahují autorská práva, tzv. copyright. To znamená, že ukázka má sloužit výhradnì pro osobní potøebu potenciálního kupujícího
Struktura a architektura počítačů (BI-SAP) 7
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 7 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Základy informatiky. 2. Přednáška HW. Lenka Carr Motyčková. February 22, 2011 Základy informatiky 2
Základy informatiky 2. Přednáška HW Lenka Carr Motyčková February 22, 2011 Základy informatiky 1 February 22, 2011 Základy informatiky 2 February 22, 2011 Základy informatiky 3 February 22, 2011 Základy
Jednočipové mikropočítače (mikrokontroléry)
Počítačové systémy Jednočipové mikropočítače (mikrokontroléry) Miroslav Flídr Počítačové systémy LS 2006-1/17- Západočeská univerzita v Plzni Co je mikrokontrolér integrovaný obvod, který je často součástí
Základy digitální techniky
Základy digitální techniky Binarna aritmetika. Tabulky Karno. Operace logické a aritmetické; Binarna aritmetika. č. soust zákl. Abeceda zápis čísla binarní B=2 a={0,1} 1100 oktalová B=8 a={0,1,2,3,4,5,6,7}
IMTEE Přednáška č. 8. interrupt vector table CPU při vzniku přerušení skáče na pevně dané místo v paměti (obvykle začátek CODE seg.
Přerušení Důvod obsluha asynchronních událostí (CPU mnohem rychlejší než pomalé periferie má klávesnice nějaké znaky? ) Zdroje přerušení interrupt source o HW periferie (UART, Disk, časovače apod.) o SW
Struktura a architektura počítačů
Struktura a architektura počítačů Alfanumerické kódy Řadič procesoru CISC, RISC Pipelining České vysoké učení technické Fakulta elektrotechnická Ver 1.20 J. Zděnek 2014 Alfanumerické kódy Kódování zobrazitelných
Strojový kód k d a asembler procesoru MIPS SPIM. MIPS - prostředí NMS NMS. 32 ks 32bitových registrů ( adresa registru = 5 bitů).
Strojový kód k d a asembler procesoru MIPS Použit ití simulátoru SPIM K.D. - cvičení ÚPA 1 MIPS - prostředí 32 ks 32bitových registrů ( adresa registru = 5 bitů). Registr $0 je zero čte se jako 0x0, zápis
Procesory, mikroprocesory, procesory na FPGA. 30.1.2013 O. Novák, CIE 11 1
Procesory, mikroprocesory, procesory na FPGA 30.1.2013 O. Novák, CIE 11 1 Od sekvenčních automatů k mikroprocesorům 30.1.2013 O. Novák, CIE 11 2 30.1.2013 O. Novák, CIE 11 3 Architektura počítačů Von Neumannovská,
Přerušení POT POT. Přerušovací systém. Přerušovací systém. skok do obslužného programu. vykonávaný program. asynchronní událost. obslužný.
1 Přerušení Při výskytu určité události procesor přeruší vykonávání hlavního programu a začne vykonávat obslužnou proceduru pro danou událost. Po dokončení obslužné procedury pokračuje výpočet hlavního
Strojový kód. Instrukce počítače
Strojový kód Strojový kód (Machine code) je program vyjádřený v počítači jako posloupnost instrukcí procesoru (posloupnost bajtů, resp. bitů). Z hlediska uživatele je strojový kód nesrozumitelný, z hlediska
Operační systémy. Tomáš Vojnar IOS 2009/2010. Vysoké učení technické v Brně Fakulta informačních technologií Božetěchova 2, 612 66 Brno
Operační systémy IOS 2009/2010 Tomáš Vojnar Vysoké učení technické v Brně Fakulta informačních technologií Božetěchova 2, 612 66 Brno ÚÓ Ò Ö ØºÚÙØ ÖºÞ Úvod do UNIXu p.1/11 Unix úvod Úvod do UNIXu p.2/11
Procesor z pohledu programátora
Procesor z pohledu programátora Terminologie Procesor (CPU) = řadič + ALU. Mikroprocesor = procesor vyrobený monolitickou technologií na čipu. Mikropočítač = počítač postavený na bázi mikroprocesoru. Mikrokontrolér
Procesor. Základní prvky procesoru Instrukční sada Metody zvýšení výkonu procesoru
Počítačové systémy Procesor Miroslav Flídr Počítačové systémy LS 2006-1/17- Západočeská univerzita v Plzni Víceúrovňová organizace počítače Digital logic level Microarchitecture level Processor Instruction
Akademický rok: 2004/05 Datum: Příjmení: Křestní jméno: Osobní číslo: Obor:
Západočeská univerzita v Plzni Písemná zkouška z předmětu: Zkoušející: Katedra informatiky a výpočetní techniky Počítačová technika KIV/POT Dr. Ing. Karel Dudáček Akademický rok: 2004/05 Datum: Příjmení:
Struktura a architektura počítačů (BI-SAP) 9
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 9 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Microchip. PICmicro Microcontrollers
Microchip PICmicro Microcontrollers 8-bit 16-bit dspic Digital Signal Controllers Analog & Interface Products Serial EEPROMS Battery Management Radio Frequency Device KEELOQ Authentication Products Návrh
Metody připojování periferií BI-MPP Přednáška 2
Metody připojování periferií BI-MPP Přednáška 2 Ing. Miroslav Skrbek, Ph.D. Katedra počítačových systémů Fakulta informačních technologií České vysoké učení technické v Praze Miroslav Skrbek 2010,2011
Princip funkce počítače
Princip funkce počítače Princip funkce počítače prvotní úlohou počítačů bylo zrychlit provádění matematických výpočtů první počítače kopírovaly obvyklý postup manuálního provádění výpočtů pokyny pro zpracování
Metody připojování periferií
Metody připojování periferií BI-MPP Přednáška 3 Ing. Miroslav Skrbek, Ph.D. Katedra počítačových systémů Fakulta informačních technologií České vysoké učení technické v Praze Miroslav Skrbek 2010,2011
Vážení zákazníci, dovolujeme si Vás upozornit, že na tuto ukázku knihy se vztahují autorská práva, tzv. copyright. To znamená, že ukázka má sloužit výhradnì pro osobní potøebu potenciálního kupujícího
Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informatika 2 Technické prostředky počítačové techniky - 2 Přednáší: doc. Ing. Jan Skrbek, Dr. - KIN Přednášky: středa 14 20 15 55 Spojení: e-mail: jan.skrbek@tul.cz 16 10 17 45 tel.: 48 535 2442 Obsah:
Architektura počítače
Architektura počítače Výpočetní systém HIERARCHICKÁ STRUKTURA Úroveň aplikačních programů Úroveň obecných funkčních programů Úroveň vyšších programovacích jazyků a prostředí Úroveň základních programovacích
Kubatova 19.4.2007 Y36SAP 8. Strojový kód Jazyk symbolických instrukcí asembler JSA pro ADOP a AVR. 2007-Kubátová Y36SAP-strojový kód 1
Y36SAP 8 Strojový kód Jazyk symbolických instrukcí asembler JSA pro ADOP a AVR 2007-Kubátová Y36SAP-strojový kód 1 Architektura souboru instrukcí, ISA - Instruction Set Architecture Vysoká Architektura
Struktura a architektura počítačů
Struktura a architektura počítačů Aritmetické operace Pevná a pohyblivá řádová čárka České vysoké učení technické Fakulta elektrotechnická Ver.1.30 J. Zděnek / M. Chomát 2014 Aritmetické operace pevná
Kubatova Y36SAP 9. Strojový kód ISA architektura souboru instrukcí střadačově, zásobníkově orientovaná, GPR Kubátová Y36SAP-ISA 1
Y36SAP 9 Strojový kód ISA architektura souboru instrukcí střadačově, zásobníkově orientovaná, GPR 2007-Kubátová Y36SAP-ISA 1 Architektura souboru instrukcí, ISA - Instruction Set Architecture Vysoká Architektura
Další aspekty architektur CISC a RISC Aktuálnost obsahu registru
Cíl přednášky: Vysvětlit principy práce s registry v architekturách RISC a CISC, upozornit na rozdíly. Vysvětlit možnosti využívání sad registrů. Zabývat se principy využívanými v procesorech Intel. Zabývat
Provádění instrukcí. procesorem. Základní model
procesorem 1 Základní model Kód programu (instrukce) a data jsou uloženy ve vnější paměti. Procesor musí nejprve z paměti přečíst instrukci. Při provedení instrukce podle potřeby čte nebo zapisuje data
Technické prostředky počítačové techniky
Počítač - stroj, který podle předem připravených instrukcí zpracovává data Základní části: centrální procesorová jednotka (schopná řídit se posloupností instrukcí a ovládat další části počítače) zařízení
Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informační systémy 2 Obsah: Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC ROM RAM Paměti typu CACHE IS2-4 1 Dnešní info: Informační systémy 2 03 Informační systémy
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY. Opakování. České vysoké učení technické Fakulta elektrotechnická
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY Opakování České vysoké učení technické Fakulta elektrotechnická AB4MIS Mikroprocesory pro výkonové systémy Ver..4 J. Zděnek, 27 MOS transistory jako elektrické spínače
Koncepce DMA POT POT. Při vstupu nebo výstupu dat se opakují jednoduché činnosti. Jednotlivé kroky lze realizovat pomocí speciálního HW.
p 1 Koncepce DMA Při vstupu nebo výstupu dat se opakují jednoduché činnosti. Jednotlivé kroky lze realizovat pomocí speciálního HW. Čekání na připravenost V/V Přenos paměť V/V nebo V/V paměť Posun pointeru
Popis instrukční sady - procesory PIC Aritmetické a logické operace
Popis instrukční sady - procesory PIC Aritmetické a logické operace ADDLW - ADD Literal and W ADDLW k (W+k) W Sečte obsah registru W s konstantou k, výsledek uloží do registru Ovlivňuje: C, DC, Z ADDWF
Mikrokontroléry. Doplňující text pro POS K. D. 2001
Mikrokontroléry Doplňující text pro POS K. D. 2001 Úvod Mikrokontroléry, jinak též označované jako jednočipové mikropočítače, obsahují v jediném pouzdře všechny podstatné části mikropočítače: Řadič a aritmetickou
4-1 4. Přednáška. Strojový kód a data. 4. Přednáška ISA. 2004-2007 J. Buček, R. Lórencz
4-4. Přednáška 4. Přednáška ISA J. Buček, R. Lórencz 24-27 J. Buček, R. Lórencz 4-2 4. Přednáška Obsah přednášky Násobení a dělení v počítači Základní cyklus počítače Charakteristika třech základní typů
Sběrnicová architektura POT POT. Jednotlivé subsystémy počítače jsou propojeny sběrnicí, po které se přenáší data oběma směry.
Systémov mová sběrnice 1 Sběrnicová architektura Jednotlivé subsystémy počítače jsou propojeny sběrnicí, po které se přenáší data oběma směry. Single master jeden procesor na sběrnici, Multi master více
Úvod do mobilní robotiky NAIL028
md at robotika.cz http://robotika.cz/guide/umor08/cs 6. října 2008 1 2 Kdo s kým Seriový port (UART) I2C CAN BUS Podpora jednočipu Jednočip... prostě jenom dráty, čti byte/bit, piš byte/bit moduly : podpora
Základní principy konstrukce systémové sběrnice - shrnutí. Shrnout základní principy konstrukce a fungování systémových sběrnic.
Základní principy konstrukce systémové sběrnice - shrnutí Shrnout základní principy konstrukce a fungování systémových sběrnic. 1 Co je to systémová sběrnice? Systémová sběrnice je prostředek sloužící
Sběrnicová struktura PC Procesory PC funkce, vlastnosti Interní počítačové paměti PC
Informatika 2 Technické prostředky počítačové techniky - 2 Přednáší: doc. Ing. Jan Skrbek, Dr. - KIN Přednášky: středa 14 20 15 55 Spojení: e-mail: jan.skrbek@tul.cz 16 10 17 45 tel.: 48 535 2442 Obsah:
Pohled do nitra mikroprocesoru Josef Horálek
Pohled do nitra mikroprocesoru Josef Horálek Z čeho vycházíme = Vycházíme z Von Neumannovy architektury = Celý počítač se tak skládá z pěti koncepčních bloků: = Operační paměť = Programový řadič = Aritmeticko-logická
External ROM 128KB For Sinclair ZX Spectrum
External ROM 8KB For Sinclair ZX Spectrum ersion.0 CSS Electronics (c) 07 RESET NMI ERD0RSZ 0n 0K 00n 00n 00n 00u/6 SN7N N8 7C00A GAL68 N369A 680R 56R 680R 8A 8B 7A 6A 5A A 3A 7B 6B 5B B 3B A A 0A 9A 8A
Faculty of Nuclear Sciences and Physical Engineering Czech Technical University in Prague
Tomáš Faculty of Nuclear Sciences and Physical Engineering Czech Technical University in Prague Zjednodušené schéma systému z základ hardware pro mainframe tvoří: operační pamět - MAIN / REAL STORAGE jeden
RISC a CISC architektura
RISC a CISC architektura = dva rozdílné přístupy ke konstrukci CPU CISC (Complex Instruction Set Computer) vývojově starší přístup: pomoci konstrukci překladače z VPP co nejpodobnějšími instrukcemi s příkazy
Procesor. Procesor FPU ALU. Řadič mikrokód
Procesor Procesor Integrovaný obvod zajišťující funkce CPU Tvoří srdce a mozek celého počítače a do značné míry ovlivňuje výkon celého počítače (čím rychlejší procesor, tím rychlejší počítač) Provádí jednotlivé
ZÁKLADY PROGRAMOVÁNÍ. Mgr. Vladislav BEDNÁŘ 2013 1.3 2/14
ZÁKLADY PROGRAMOVÁNÍ Mgr. Vladislav BEDNÁŘ 2013 1.3 2/14 Co je vhodné vědět, než si vybereme programovací jazyk a začneme programovat roboty. 1 / 14 0:40 1.3. Vliv hardware počítače na programování Vliv
Mikrořadiče řady 8051.
Mikrořadiče řady 8051 Řada obvodů 8051 obsahuje typy 8051AH, 8031AH, 8751H, 80C51, 80C31, 8052 a 8032 Jednotlivé obvody se od sebe liší technologií výroby a svojí konstrukcí Způsob programování je však
dspic33: Přerušení, čítače a Change Notification
1 z 6 26.3.2013 14:28 dspic33: Přerušení, čítače a Change Notification Přerušení Základní pojmy: přerušení maskování priority Preruseni na dspic33-fj128-mc804 15 priority levels Up to eight processor exceptions
3. Počítačové systémy
3. Počítačové systémy 3.1. Spolupráce s počítačem a řešení úloh 1. přímý přístup uživatele - neekonomické. Interakce při odlaďování programů (spusť., zastav.,krok, diagnostika) 2. dávkové zpracování (batch
x86 assembler and inline assembler in GCC
x86 assembler and inline assembler in GCC Michal Sojka sojkam1@fel.cvut.cz ČVUT, FEL License: CC-BY-SA 4.0 Useful instructions mov moves data between registers and memory mov $1,%eax # move 1 to register
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
Vzorový příklad pro práci v prostředí MPLAB Zadání: Vytvořte program, který v intervalu 200ms točí doleva obsah registru reg, a který při stisku tlačítka RB0 nastaví bit 0 v registru reg na hodnotu 1.
Příklady popisu základních obvodů ve VHDL
Příklady popisu základních obvodů ve VHDL INP - cvičení 2 Michal Bidlo, 2008 bidlom@fit.vutbr.cz entity Circuit is port ( -- rozhraní obvodu ); end Circuit; Proces architecture Behavioral of Circuit is
Architektura jednočipových mikropočítačů PIC 16F84 a PIC 16F877. Tato prezentace vznikla jako součást řešení projektu FRVŠ 2008/566.
Počítačové systémy Jednočipové mikropočítače II Architektura jednočipových mikropočítačů PIC 16F84 a PIC 16F877 Tato prezentace vznikla jako součást řešení projektu FRVŠ 2008/566. Miroslav Flídr Počítačové
Struktura a architektura počítačů
Struktura a architektura počítačů Aritmetické operace Pevná a pohyblivá řádová čárka České vysoké učení technické Fakulta elektrotechnická Ver..2 J. Zděnek 23 Aritmetické operace pevná řádová čárka Pevná
Přednášky o výpočetní technice. Hardware teoreticky. Adam Dominec 2010
Přednášky o výpočetní technice Hardware teoreticky Adam Dominec 2010 Rozvržení Historie Procesor Paměť Základní deska přednášky o výpočetní technice Počítací stroje Mechanické počítačky se rozvíjely už
Architektura procesoru ARM
Architektura procesoru ARM Bc. Jan Grygerek GRY095 Obsah ARM...3 Historie...3 Charakteristika procesoru ARM...4 Architektura procesoru ARM...5 Specifikace procesoru...6 Instrukční soubor procesoru...6
MSP 430F1611. Jiří Kašpar. Charakteristika
MSP 430F1611 Charakteristika Mikroprocesor MSP430F1611 je 16 bitový, RISC struktura s von-neumannovou architekturou. Na mikroprocesor má neuvěřitelně velkou RAM paměť 10KB, 48KB + 256B FLASH paměť. Takže
Architektury VLIW M. Skrbek a I. Šimeček
Architektury VLIW M. Skrbek a I. Šimeček xsimecek@fit.cvut.cz Katedra počítačových systémů FIT České vysoké učení technické v Praze Ivan Šimeček, 2011 MI-PAP, LS2010/11, Predn.3 Příprava studijního programu
Jednočipové mikropočítače
Jednočipové mikropočítače Atmel AVR 90S8515 činnost procesoru si budeme demonstrovat na jednočipovém mikropočítači AVR 90S8515 firmy Atmel jednočipové mikropočítače mikropočítače, obsahující na jednom
Semestrální práce z předmětu. Jan Bařtipán / A03043 bartipan@studentes.zcu.cz
Semestrální práce z předmětu KIV/UPA Jan Bařtipán / A03043 bartipan@studentes.zcu.cz Zadání Program přečte ze vstupu dvě čísla v hexadecimálním tvaru a vypíše jejich součet (opět v hexadecimální tvaru).
Přerušovací systém s prioritním řetězem
Přerušovací systém s prioritním řetězem Doplňující text pro přednášky z POT Úvod Přerušovací systém mikropočítače může být koncipován několika způsoby. Jednou z možností je přerušovací systém s prioritním
2 Hardware a operační systémy
Operační systémy 2 Hardware a operační systémy Obsah: 2.1 Procesor CPU, 2.1.1 Zpracování instrukcí, 2.1.2 Zvyšování výkonu CPU, 2.1.3 Režimy CPU, 2.2 Paměť, 2.2.1 Cache, 2.3 Vstupně výstupní zařízení,
Struktura a architektura počítačů (BI-SAP) 8
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Struktura a architektura počítačů (BI-SAP) 8 doc. Ing. Hana Kubátová, CSc. Katedra číslicového návrhu Fakulta informačních technologii
Architektury CISC a RISC, uplatnění v personálních počítačích
Architektury CISC a RISC, uplatnění v personálních počítačích 1 Cíl přednášky Vysvětlit, jak pracují architektury CISC a RISC, upozornit na rozdíly. Zdůraznit, jak se typické rysy obou typů architektur
Programování PICAXE18M2 v Assembleru
Nastavení programming editoru PICAXE PROGRAMMING EDITOR 6 Programování PICAXE18M2 v Assembleru Nastavit PICAXE Type PICAXE 18M2(WJEC-ASSEMBLER, stejně tak nastavit Simulation Pokud tam není, otevřeme přes
Architektura počítačů Implementace procesoru
Architektura počítačů Implementace procesoru http://d3s.mff.cuni.cz/teaching/computer_architecture/ Lubomír Bulej bulej@d3s.mff.cuni.cz CHARLES UNIVERSITY IN PRAGUE faculty of mathematcs and physics Ukázková
ISU Cvičení 7. Marta Čudová
ISU Cvičení 7 Marta Čudová Supercomputing Technologies Research Group Brno University of Technology, Faculty of Information Technology Božetěchova 1/2, 612 66 Brno - Královo Pole icudova@fit.vutbr.cz Osnova
Petr Krajča. Katedra informatiky Univerzita Palackého v Olomouci. Petr Krajča (UP) KMI/YOS: Přednáška I. 10. 10. 2014 1 / 21
Operační systémy Úvod do Operačních Systémů Petr Krajča Katedra informatiky Univerzita Palackého v Olomouci Petr Krajča (UP) KMI/YOS: Přednáška I. 10. 10. 2014 1 / 21 Organizační informace email: petr.krajca@upol.cz
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY Stručný úvod do programování v jazyce C 2.díl České vysoké učení technické Fakulta elektrotechnická A1B14MIS Mikroprocesory pro výkonové systémy 07 Ver.1.10 J. Zděnek,
Řadiče. INP 2008 FIT VUT v Brně
Řadiče INP 2008 FIT VUT v Brně 1 Hlavní funkce řadiče interpretace instrukcí dekódování a provedení krokování instrukcí vytváření toku instrukcí řízení systémových procesů přerušení, obsluha RVP cache,
Přednáška. Vstup/Výstup. Katedra počítačových systémů FIT, České vysoké učení technické v Praze Jan Trdlička, 2012
Přednáška Vstup/Výstup. Katedra počítačových systémů FIT, České vysoké učení technické v Praze Jan Trdlička, 2012 Příprava studijního programu Informatika je podporována projektem financovaným z Evropského
Jiøí Hrbáèek MIKROØADIÈE PIC16CXX a vývojový kit PICSTART Kniha poskytuje ètenáøi základní informace o mikroøadièích øady PIC 16CXX, jejich vlastnostech a použití tak, aby je mohl využít pøi vlastních
Výpočet v módu jádro. - přerušení (od zařízení asynchronně) - výjimky - softvérové přerušení. v důsledku událostí
Výpočet v módu jádro v důsledku událostí - přerušení (od zařízení asynchronně) - výjimky - softvérové přerušení řízení se předá na proceduru pro ošetření odpovídající události část stavu přerušeného procesu
Přednáška - A3B38MMP Procesory s jádrem ARM. A3B38MMP 2015, J. Fischer, kat. měření, ČVUT-FEL Praha 1
Přednáška - A3B38MMP Procesory s jádrem ARM. A3B38MMP 2015, J. Fischer, kat. měření, ČVUT-FEL Praha 1 ARM - historie ARM - RISC procesory (původ britská firma Acorn, procesory - stolní počítače později
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY. Speciální obvody a jejich programování v C 2. díl
MIKROPROCESORY PRO VÝKONOVÉ SYSTÉMY Speciální obvody a jejich programování v C 2. díl České vysoké učení technické Fakulta elektrotechnická Ver.1.10 J. Zděnek, 2017 Compare Unit jiné řešení Následující
Principy komunikace s adaptéry periferních zařízení (PZ)
Principy komunikace s adaptéry periferních zařízení (PZ) Několik možností kategorizace principů komunikace s externími adaptéry, např.: 1. Podle způsobu adresace registrů, které jsou součástí adaptérů.
PB153 OPERAČNÍ SYSTÉMY A JEJICH ROZHRANÍ
PB153 OPERAČNÍ SYSTÉMY A JEJICH ROZHRANÍ Něco málo o hardwaru 02 1/30 HISTORIE: DÁVKOVÉ SYSTÉMY První počítače obrovské stroje zabírající patra budov velice drahé I/O zařízení: děrné štítky, děrná páska,
Aplikace Embedded systémů v Mechatronice. Michal Bastl A2/713a
Aplikace Embedded systémů v Mechatronice Aplikace Embedded systémů v Mechatronice Obsah přednášky: Opakování Rekapitulace periferii GPIO TIMER UART Analogově-digitální převod ADC periferie PIC18 Nastavení
Základní způsoby: -Statické (přidělění paměti v čase překladu) -Dynamické (přiděleno v run time) v zásobníku na haldě
Metody přidělování paměti Základní způsoby: -Statické (přidělění paměti v čase překladu) -Dynamické (přiděleno v run time) v zásobníku na haldě Důležitá hlediska jazykových konstrukcí: Dynamické typy Dynamické
Přednáška A3B38MMP. Bloky mikropočítače vestavné aplikace, dohlížecí obvody. 2015, kat. měření, ČVUT - FEL, Praha J. Fischer
Přednáška A3B38MMP Bloky mikropočítače vestavné aplikace, dohlížecí obvody 2015, kat. měření, ČVUT - FEL, Praha J. Fischer A3B38MMP, 2015, J.Fischer, kat. měření, ČVUT - FEL Praha 1 Hlavní bloky procesoru
Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011
Evropský sociální fond Praha & EU: Investujeme do vaší budoucnosti Simulace číslicových obvodů (MI-SIM) zimní semestr 2010/2011 Jiří Douša, katedra číslicového návrhu (K18103), České vysoké učení technické
8. Laboratoř: Aritmetika a řídicí struktury programu
8. Laboratoř: Aritmetika a řídicí struktury programu Programy v JSA aritmetika, posuvy, využití příznaků Navrhněte a simulujte v AVR studiu prográmky pro 24 bitovou (32 bitovou) aritmetiku: sčítání, odčítání,
Popis instrukční sady procesoru ADOP
instrukční sady procesoru ADOP ČVUT FEL, 2008 K. Koubek, P. Bulena Obsah instrukční sady...5 Univerzální registry...5 Registr příznaků FR...5 Standardní význam příznaků...6 Přehled instrukcí...7 ADD Add...8
Přerušení na PC. Fakulta informačních technologií VUT v Brně Ústav informatiky a výpočetní techniky. Personální počítače, technická péče cvičení
Fakulta informačních technologií VUT v Brně Ústav informatiky a výpočetní techniky Personální počítače, technická péče cvičení 5 Přerušení na PC Zadání Seznamte se s konstrukcí cvičné zásuvné adaptérové
Periferní operace využívající přímý přístup do paměti
Periferní operace využívající přímý přístup do paměti Základní pojmy Programová obsluha periferní operace řízení této činnosti procesorem. Periferní operace využívající přerušení řízení řadičem přerušení,
Koncept pokročilého návrhu ve VHDL. INP - cvičení 2
Koncept pokročilého návrhu ve VHDL INP - cvičení 2 architecture behv of Cnt is process (CLK,RST,CE) variable value: std_logic_vector(3 downto 0 if (RST = '1') then value := (others => '0' elsif (CLK'event