Struktura a architktura počítačů Logické skvnční obvody (bloky) a budič používané v číslicovém počítači Čské vysoké uční tchnické Fakulta lktrotchnická Vr..3 J. Zděnk / M. Chomát 24
st d in d d d 2 d 3 d in load d in p Skvnční bloky a budič budm probírat 4bit Rgistr 2 a c 4bit d out Rgistr 4 8bit dir 4 4bit Shift Rgistr countr Srial to Paralll o d 8bit 8 8 Latch c 2 3 8 l 2bit out countr y 4 o Maly srial_data 8 7 8bit Shift Rgistr Paralll to Srial d8 in =2Hz d st 2 4bit Ring Countr y y c 4bit Shift Rgistr Srial to Paralll out impuls out Binary to Gray 4 paralll_data A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 2 w 2bit Countr c c 6bit countr st 6 d in y d d out 2 4bit Shift Rgistr Srial to Paralll 8 8bit Transcivr d in sh d d 2 d 3 load 2 8 4bit countr load y 3 c 4bit Shift 2 Rgistr Srial to Paralll y 2 2 4bit Shift Rgistr Srial st to Paralll d 4bit Rgistr y y 2bit countr Moor 2 y 4bit Rgistr y out 4 4 out
Přhld skvnčních bloků a budičů dl katgori 2-bit Countr - Moor 8-bit Shift Rg. P-S 4-bit Rgistr, Clock 2-bit Countr - Maly Tim lay Rgistr, Paralll Load 8-bit Countr Clock Impuls Tri-stat Latch 6-bit Countr bounc Circuit 8-bit Transcivr 4-bit Shift Rg. S-P 4-bit Shift Rg., Enabl Common Bus 4-bit Shift Rg. P-S Ring Countr Bus rivrs A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 3
Čítač (Countr) Spciální typ rgistru zahrnuj funkc přičítaní nbo odčítání Čítač čítají (odčítají) modulo M Úplné čítač čítají modulo 2 n (tj. čítají do 4, 8, 6, ) Núplné čítač čítají např. do 5,, 3, 55, 8,. Čítač čítají: v binární kódu v Grayově kódu (mění s vždy jn jdna stavová proměnná) v Johnsonově kódu (mění s vždy jn jdna stavová proměnná) v dalších kódch Čítač jsou: Synchronní stavové klopné obvody mají spolčné hodiny Asynchronní výstup jdnoho klopného obvodu tvoří hodiny násldujícího klopného obvodu A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 4
Synchronní 2bitový binární čítač s blokováním Moor Navrhnět synchronní končný automat (FSA Finit Stat Automaton, Moor) typu čítač. Čítač čítá v binárním kódu, j 2bitový a má blokování čítání. V zapojní použijt půlsčítačku (Half Addr). Automat navrhnět s asynchronním nulováním. Přnos I (Inputs) FSA S i c y O (Outputs) Blokování čítání = y y y 2 3 2 3 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 5
Synchronní 2bitový binární čítač s blokováním Moor Stavový diagram I I Vstupy (Inputs) O Výstupy (Outputs) S i i-tý stav 3 I S I I S 3 S I Tabulka přchodů S i I I I S 2 2 I Tabulka výstupů S i O i S S S S O S S S 2 I S O S 2 S 2 S 3 S 2 O 2 S 3 S 3 S S 3 O 3 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 6
Synchronní 2bitový binární čítač s blokováním Moor Tabulka přchodů S i I I S S S S S S 2 S 2 S 2 S 3 S 3 S 3 S S i S i+ Kódování stavů S i d d S i+ S S S S S 2 S 2 Budicí funkc d Stavový rgistr S 3 S 3 S S d S S 2 Zpětná vazba S 2 S 3 S 3 S A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 7
Synchronní 2bitový binární čítač s blokováním Moor Tabulka výstupů S i O i S O S O S 2 O 2 S 3 O 3 S i Kódování výstupů O S i y y c O i S O Stavový rgistr Logika výstupů S! O d d y y S 2 O 2 S 3 O 3 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 8
Synchronní 2bitový binární čítač s blokováním Moor d 3 2 4 5 7 6 d Minimalizac = + = d 3 2 4 5 7 6 d = = ( + ) + = ( ) + + + = ( ) ( ) = = = y = y = c = A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 9
Synchronní 2bitový binární čítač s blokováním Moor Half Addr Half Addr Ralizac c d d Moor y y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II
Synchronní 8bitový binární čítač s blokováním c 2bit countr y y c 2bit countr c c c 2bit countr 2bit countr 2bit countr y 7 y 6 y 5 y 4 y 3 y 2 y y c 8bit countr 8 y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II
Synchronní 2bitový binární čítač s blokováním Maly Navrhnět synchronní končný automat (FSA Finit Stat Automaton, Maly) typu čítač. Čítač čítá v binárním kódu, j 2bitový a má blokování čítaní. V zapojní použijt půlsčítačku (Half Addr). Automat navrhnět s asynchronním nulováním. Přnos I (Inputs) FSA S i c y O (Outputs) Blokování čítání = y y y 2 3 2 3 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 2
Synchronní 2bitový binární čítač s blokováním Maly Stavový diagram I / I Vstupy (Inputs) O Výstupy (Outputs) I / S I / S i i-tý stav I / 3 S 3 S I / Tabulka přchodů S i I I I / 3 S 2 I / 2 Tabulka výstupů S i I I S S S S O O S S S 2 I / 2 S O O 2 S 2 S 2 S 3 S 2 O 2 O 3 S 3 S 3 S S 3 O 3 O A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 3
Synchronní 2bitový binární čítač s blokováním Maly Tabulka přchodů S i I I S S S S S S 2 S 2 S 2 S 3 S 3 S 3 S S i S i+ Kódování stavů S i d d S i+ S S S! S! S 2 S 2 Budicí funkc d Stavový rgistr S 3 S 3 S S d S! S 2 Zpětná vazba S 2 S 3 S 3 S A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 4
Synchronní 2bitový binární čítač s blokováním Maly Tabulka výstupů S i I I S O O S i O i S O O 2 S 2 O 2 O 3 S 3 O 3 O Kódování výstupů S i y y O i S O S O Stavový rgistr Logika výstupů S 2 O 2 S 3 O 3 d y S O d y S O 2 S 2 O 3 S 3 O A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 5
Synchronní 2bitový binární čítač s blokováním Maly d 3 2 4 5 7 6 d Minimalizac = + = d 3 2 4 5 7 6 d = = ( + ) + = ( ) + + + = ( ) ( ) = = = c = A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 6
Synchronní 2bitový binární čítač s blokováním Maly y 3 2 4 5 7 6 y Minimalizac = + = y 3 2 4 5 7 6 y = = ( + ) + = ( ) + + + = ( ) ( ) = = = c = A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 7
Synchronní 2bitový binární čítač s blokováním Maly Ralizac c d d Maly y y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 8
Synchronní 2bitový binární čítač s blokováním (porovnání) Moor Maly I I / S I I / I S I / 3 I S 3 S I I / 3 S 3 S I / I S 2 2 I I / 3 S 2 I / 2 I I / 2 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 9
Synchronní 2bitový binární čítač s blokováním (porovnání) Moor Maly Tabulka přchodů S i I I S S S S S S 2 S 2 S 2 S 3 S 3 S 3 S Tabulka přchodů S i I I S S S S S S 2 S 2 S 2 S 3 S 3 S 3 S Tabulka výstupů Tabulka výstupů S i O i S i I I S O S O S 2 O 2 S 3 O 3 S O O S O O 2 S 2 O 2 O 3 S 3 O 3 O A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 2
Synchronní 2bitový binární čítač s blokováním (porovnání) Moor S i S i+ Kódování stavů S i d d S i+ S S S S S 2 S 2 S 3 S 3 S S S S 2 S 2 S 3 S 3 S Maly S i S i+ Kódování stavů S i d d S i+ S S S! S S 2 S 2 S 3 S 3 S S S! S 2 S 2 S 3 S 3 S A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 2
Synchronní 2bitový binární čítač s blokováním (porovnání) Moor Maly S i O S i O i Kódování výstupů Kódování výstupů S i y y c O i S O S O S 2 O 2 S 3 O 3 S i y y O i S O S O S 2 O 2 S 3 O 3 S O S O 2 S 2 O 3 S 3 O A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 22
Synchronní 2bitový binární čítač s blokováním (porovnání) Moor Maly Budicí funkc Stavový rgistr Budicí funkc Stavový rgistr d d d d Zpětná vazba Zpětná vazba Stavový rgistr Logika výstupů Stavový rgistr Logika výstupů d d y y d d y y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 23
Synchronní 2bitový binární čítač s blokováním (porovnání) c Moor d d y y c Maly d d y y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 24
Synchronní 4bitový binární čítač Navrhnět synchronní končný automat (FSA Finit Stat Automaton) typu čítač. Čítač čítá v binárním kódu a j 4bitový. V zapojní použijt půlsčítačku (Half Addr). Automat navrhnět s asynchronním nulováním. y FSA S i y y 2 y 3 O (Outputs) y y y 2 y 3 2 3 4 5 6 7... 3 45 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 25
Synchronní 4bitový binární čítač Moor Stavový diagram I Vstupy (Inputs) O Výstupy (Outputs) S i i-tý stav 3 4 S 3 S 4 S 5 5 S S S 2 2 S 3 3 2 S 2 S 4 4 S S 5 S 9 S 9 S 8 8 S 7 S 6 7 6 5 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 26
Synchronní 4bitový binární čítač Moor 4 5 S S 5 S 2 S 4 S 2 3 S 3 S 3 3 2 S 2 S 4 4 Tabulka přchodů S i S i S S S 8 S 9 S S 9 S 9 S 8 8 S 6 S 7 7 S 5 6 5 Tabulka výstupů S i O i S i O i S O S 8 O 8 S S 2 S 9 S S O S 9 O 9 S 2 S 3 S S S 2 O 2 S O S 3 S 4 S S 2 S 3 O 3 S O S 4 S 5 S 2 S 3 S 4 O 4 S 2 O 2 S 5 S 6 S 3 S 4 S 5 O 5 S 3 O 3 S 6 S 7 S 4 S 5 S 6 O 6 S 4 O 4 S 7 S 8 S 5 S S 7 O 7 S 5 O 5 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 27
Synchronní 4bitový binární čítač Moor Kódování stavů S i S i+ S i Kódování výstupů O i S i 2 d 3 d 2 d d S i+ 2 2 3 3 4 4 5 5 6 6 7 7 8 8 9 9 2 2 3 3 4 4 5 5 S i 2 y 3 y 2 y y O i 2 2 3 3 4 4 5 5 6 6 7 7 8 8 9 9 2 2 3 3 4 4 5 5 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 28
Synchronní 4bitový binární čítač Moor d 3 2 d 3 2 Minimalizac 4 5 7 6 4 5 7 6 2 3 5 4 2 3 5 4 2 3 8 9 2 3 8 9 d = = d = + = = A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 29
A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 3 4 5 6 7 8 9 2 3 4 5 3 2 Synchronní 4bitový binární čítač Minimalizac 4 5 6 7 8 9 2 3 4 5 3 2 2 2 2 d 3 d ) ( ) ( ) ( ) ( 2 2 2 2 2 2 2 2 2 d = = + = = + + = = + + = ) ( ) ( ) ( ) ( ) ( 2 3 2 3 2 3 2 3 2 3 2 2 3 3 2 3 3 d = = + = = + + + = = + + + = Moor
Synchronní 4bitový binární čítač Moor Ralizac c d 3 d 2 2 d d y 3 y 2 y y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 3
Synchronní 6bitový binární čítač c 4bit countr y 3 y 2 y y c 4bit countr c c c 4bit countr 4bit countr 4bit countr y 5 y 4 y 3 y 2 y y y 9 y 8 y 7 y 6 y 5 y 4 y 3 y 2 y y c 6bit countr 6 y A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 32
Posuvný rgistr (Shift Rgistr) Použití: Přvod sériové informac na parallní Sériová komunikac - příjm Přvod parallní informac na sériovou Sériová komunikac vysílání finované zpoždění signálu Vícfázové hodiny pro řízní skvnčních obvodů Kruhový čítač (Ring Countr) Přvod hladinového signálu na impuls Clock puls circuit Potlační zákmitů mchanických tlačítk a spínačů bounc circuit alší použití A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 33
Posuvný rgistr (4bit Shift Rgistr, Srial to Paralll) 2 d in 4bit Shift Rgistr Srial to Paralll out 2 d in out A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 34
Posuvný rgistr (4bit Shift Rgistr, Paralll to Srial) load = nastav 2 d in load 4bit Shift Rgistr Paralll to Srial out d d d 2 d 3 2 d in MUX MUX MUX MUX S S S S load out d d d 2 d 3 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 35
Posuvný rgistr (8bit Shift Rgistr, Srial to Paralll) 2 8 7 d in load 4bit Shift Rgistr Paralll to Srial out d in load 8bit Shift Rgistr Paralll to Srial out 8 d d d 2 d 3 d 2 out 2 d in d in load 4bit Shift Rgistr Paralll to Srial 4bit Shift Rgistr Paralll to Srial out d d d 2 d 3 d 4 d 5 d 6 d 7 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 36
Posuvný rgistr (4bit Shift Rgistr, Srial to Paralll) finované zpoždění signálu 2 d in 4bit Shift Rgistr Srial to Paralll out d in out 4.T A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 37
Posuvný rgistr (4bit Shift Rgistr, Srial to Paralll) Přvod hladinového signálu na impuls (tstování hardwar) impuls out 2 out d in 4bit Shift Rgistr Srial to Paralll d in 2 impuls out T A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 38
Posuvný rgistr (4bit Shift Rgistr, Srial to Paralll) Potlační zákmitů mchanických tlačítk a spínačů (bounc Circuit) d in =2Hz 2 d out 4bit Shift Rgistr Srial to Paralll =2Hz d in 2 d out A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 39
Posuvný rgistr (4bit Shift Rgistr, Shift Enabl) 2 sh = posuv d in sh 4bit Shift Rgistr Srial to Paralll out 2 d in MUX MUX MUX MUX S S S S sh out A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 4
Kruhový čítač (4bit Ring Countr) Vícfázové hodiny pro řízní skvnčních obvodů 2 out d in p 4bit Ring Countr d in 2 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 4
Kruhový čítač (4bit Ring Countr) Vícfázové hodiny pro řízní skvnčních obvodů 2 out d in p 4bit Ring Countr 2 d in out p A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 42
Posuvný rgistr (4bit Shift Rgistr, Srial to Paralll) Přvod sériových dat na parallní - princip 4 w Rgistr 4 paralll_data srial_data 4bit Shift Rgistr Srial to Paralll c srial_data c w paralll_data 2bit Countr 2 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 43
Posuvný rgistr (6bit Shift Rgistr, Srial to Paralll) 4 d in 4bit Shift Rgistr Srial to Paralll out 2 4 5 6 7 8 9 2 3 4 5 d in 4bit Shift Rgistr Srial to Paralll 4bit Shift Rgistr Srial to Paralll 4bit Shift Rgistr Srial to Paralll 4bit Shift Rgistr Srial to Paralll out 6 5 d in 6bit Shift Rgistr Srial to Paralll out A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 44
Rgistr (4bit Rgistr) n klopných obvodů řízných spolčným hodinovým signálm st st d d d 2 d 3 4bit Rgistr 2 d 4bit 4 Rgistr 4 2 st d d d 2 d 3 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 45
Rgistr (4bit Rgistr, Paralll Load) n klopných obvodů řízných spolčným hodinovým signálm Zápis do rgistru i při trval běžících hodinách signálm load = st st d d d 2 d 3 load 4bit Rgistr 2 d load 4bit 4 Rgistr 4 load bit rgistru i d i A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 46
Rgistr (4bit Rgistr, Paralll Load) n klopných obvodů řízných spolčným hodinovým signálm Zápis do rgistru i při trval běžících hodinách signálm load = 2 MUX MUX MUX MUX S S S S load d d d 2 d 3 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 47
Typy výstupů logických člnů Standardní výstup Totm-pol output (Push-Pull) voustavový výstup Na výstupu vždy hodnota nbo Výstupy nlz navzájm spojovat Otvřný kolktor Opn-collctor output (OC) Na výstupu pouz spodní spínač Výstupy lz spojit, nutný upínací odpor na V cc Montážní součin Wird-AN Třístavový výstup Tri-stat output (TS) Na výstupu hodnoty,, Z (Z = vysoká impdanc-odpojno) Výstupy lz spojovat Řízní výstupních člnů musí zajistit, ž pouz jdn vysílač nní v Z A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 48
voustavový výstup (Totm-pol output) Totm-pol output v cc a Gat Logic y Nlz spojovat Totm-pol output v cc b Gat Logic z Spínač jsou nad sbou A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 49
Otvřný kolktor (Opn-collctor output, OC) Opn-collctor output a Gat Logic y v cc R Wird and b Gat Logic z f = y. z Common bus A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 5
Třístavový výstup (Tri-stat output, TS) v cc a Gat Logic y o v cc b Gat Logic z o Common bus A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 5
8bitový záchytný rgistr s třístavovým výstupm (Latch, TS) 8-bit typ latch with tri-stat outputs (TS output) l d l 8bit 8 Latch 8 o d o C Latch with TS output OE LE i i +. X X X i Z d 7 C 7 X nzálží Z odpojno A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 52
8bitový obousměrný budič sběrnic (Transcivr) 8-bit bus transcivr with tri-stat outputs dir a 8 8bit Transcivr 8 o dir a o b Bus Transcivr OE IR A port A B Bport Z.. Z B A X Z Z a 7 Z odpojno b 7 A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 53
Spolčná sběrnic (Bus, Common Bus) Použití: propojní komunikujících bloků počítač Sběrnic jdnosměrná nbo obousměrná Sběrnic s třístavovými budiči nbo s budiči s otvřným kolktorm Common bus a Bus 8 rivr 8 o 8bit 8 Latch 8 l 8 b Bus 8 rivr 8 o dir 8 8bit Transcivr 8 x o A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 54
Hazardy Co j hazard v logických obvodch Příčiny vzniku hazardu Nalzní hazardu Kdy hazard ovlivní činnost logických obvodů? Poznámka: zd s zabývám jn statickým hazardm. Existují jště hazardy dynamické (souvisjí s statickými) A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 55
Příčiny vzniku hazardu Hazard j krátká nočkávaná změna výstupního signálu (glitch), ktrá nní matmatickým výstupm logické funkc Signál z vstupu logického obvodu s šíří na výstup různými cstami, ktré s někdy rozdělí a pak zas spojí. Signál s různými cstami vlivm časového zpoždění na hradlch a vodičích šíří různou dobu. V místě opětovného spojní má signál z různých cst různý časový posun. Statický hazard výstup logického obvodu má být trval v nbo (má být statický), místo toho s objví krátký impuls do opačné úrovně. -- statický hazard v -- statický hazard v A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 56
Statický hazard v úrovni x T = 4 ns a c y z T = 2 ns b T = 4ns c 2 T = 4ns f f = x y + y z T c = 2+ 4+ 4= T c = 4+ 4= 8ns 2 ns TH = Tc Tc 2 = 2ns A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 57
Statický hazard v úrovni x x T = 4ns a c y z y z T = 2ns b T = 4ns c 2 T = 4ns f a b f 4 6 4 2 Pro : x =, z = f = x y + y z =!! hazard Skutčnost Má být A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 58
Kdy hazardy vadí? Hazardy v kombinačních obvodch njsou kritické výstup kombinačního obvodu s po určité (krátké) době vždy ustálí v správné hodnotě Hazardy v skvnčních obvodch mohou uvést klopné obvody do nsprávného stavu a tím nastavit clý skvnční obvod (končný automat) do nvratného kritického stavu!!! Řšní: Hazard-fr dsign Synchronní návrh a správný výpočt maximální povolné hodinové (synchronizační) frkvnc A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 59
Struktura a architktura počítačů Logické skvnční obvody (bloky) a budič používané v číslicovém počítači KONEC Čské vysoké uční tchnické Fakulta lktrotchnická A7B4SAP Struktura a architktura počítačů 5 Logické bloky II 6