BIO - igitální obvody Ústav Úloha č. 6 Ústav mikroelektroniky ekvenční logika klopné obvody,, JK, T, posuvný registr tudent Cíle ozdíl mezi kombinačními a sekvenčními logickými obvody. Objasnit principy a vlastnosti klopných obvodů,, JK, T. Naznačit možnosti aplikace klopných obvodů. Provést implementaci sekvenční logiky do FPGA. Teoretický úvod ozdíl mezi kombinačními a sekvenční logickými obvody je dán přítomností paměti. Zatímco kombinační logické obvody paměť neobsahují a výstupní hodnota je závislá pouze nakombinacivstupních hodnot, sekvenční logické obvody paměť obsahují a výstupní hodnota je závislá jak na vstupních hodnotách, tak na přecházejícím stavu obvodu. Nejjednoduššími prvky sekvenční logicky jsou klopné obvody (KO). Ty mohou nabývat právě dva různé napěťové stavy, přičemž přechod mezi těmito stavy probíhá skokově. ozeznáváme několik základních skupin klopných obvodů: astabilní, monostabilní a bistabilní klopné obvody. Astabilní klopné obvody (AKO) nemají žádný stabilní stav a proto jejich výstup neustále osciluje mezi oběma definovanými stavy. Monostabilní klopné obvody (MKO) setrvávají ve stabilním stavu, ze kterého se překlápí vlivem spouštěcího signálu. Po určité době se však vrací zpět do stabilního stavu. Bistabilní klopné obvody (BKO) mohou setrvávat v obou definovaných stavech. Přechod mezi nimi je vyvolán řídícím signálem. Jsou to právě bistabilní klopné obvody, které jsou nejčastěji využívány v digitální technice. Prvním bistabilním klopným obvodem, kterému bude věnována pozornost jeklopný obvod. Jedná se o asynchronní obvod, změna stavu je tedy okamžitá, nezávislá na řídícím signálu. Název je odvozen z anglického označení jeho dvou vstupů. -reset slouží k vynulování výstupu, -set naopak k jeho nastavení do logické jedničky. Výstup bývá označen a velmi často je doplněn komplementárním výstupem s označením @ (čte se non nebo negované ). Tento obvod je možné realizovat například z hradel NO, jak je ukázáno na obrázku 1, nebo z hradel NAN, na obrázku. 2.
1 1 n n 0 0 n-1 n-1 0 1 0 1 1 0 1 0 1 1 0 0 Obr. 1: chematická značka, zapojení a pravdivostní tabulka KO z hradel NO n n 0 0 1 1 0 1 1 0 1 0 0 1 1 1 n-1 n-1 Obr. 2: chematická značka, zapojení a pravdivostní tabulka KO z hradel NAN Při bližším pohledu na obě pravdivostní tabulky je zřejmé, že komplementarita výstupů není při aktivních úrovních na obou vstupech dodržena. Právě z tohoto důvodu bývá tento stav považován za zakázaný. U synchronních obvodů dochází ke změnám stavu v závislosti na řídícím hodinovém signálu. ozeznáváme obvody řízené úrovní a obvody řízené hranou. Obvody řízené úrovní (anglicky latch ) reagují na vstupy pouze při aktivní úrovni řídícího hodinového signálu ( 1 nebo 0 ). Hlavní výhodou je snadná realizace, nevýhodou potom možnost vícenásobné změny stavu během jedné periody řídícího signálu. Obvody řízené hranou (anglicky flip flop, zkratka FF) reagují na přechod řídícího hodinového signálu mezi logickými úrovněmi: náběžná hrana (anglicky rising edge ) a sestupná hrana (anglicky falling edge ). Tyto obvody do značné míry řeší problém s vícenásobnou změnou stavu během jedné periody řídícího signálu. Jejich realizace je ovšem náročnější. Tab. 1: ystém značení synchronních KO prostřednictvím vývodu hodinového signálu Typ obvodu Označení vstupu řídícího hodinového signálu Obvod aktivní v úrovni log. 1 Obvod aktivní v úrovni log. 0 Obvod aktivní na náběžnou hranu Obvod aktivní na sestupnou hranu
Prvním zástupcem synchronních klopných obvodů je KO. Také tento obvod má dva vstupy. První je označen a slouží pro vstup dat, která mají být zapsána na výstup. ruhý je označen CLK a je vstupem řídícího hodinového signálu. Výstupy bývají komplementární s označeními a. Na obrázcích 3 a 4 jsou schematické značky a pravdivostní tabulky KO. ealizace na hradlové úrovni jsou na obrázcích 5 a 6. n n 0 0 n-1 n-1 0 1 0 1 1 0 n-1 n-1 1 1 1 0 Obr. 3: chematická značka KO aktivního na úroveň log. 1 a pravdivostní tabulka n n 0 0 1 0 1 1 0 1 1 0-0 n-1 n-1-1 n-1 n-1-1 0 n-1 n-1 Obr. 4: chematická značka KO aktivního na náběžnou hranu a pravdivostní tabulka Obr. 5: ealizace KO aktivního na logickou úroveň hodinového signálu CLK Obr. 6: ealizace KO aktivního na náběžnou hranu hodinového signálu CLK
Klopný obvod JK patří stejně jako KO mezi synchronní klopné obvody. ozdíl mezi nimi spočívá v počtu datových vstupů KO JK má dva vstupy. Přínos takovéto konstrukce je zřejmý z pravdivostní tabulky. Mimo nastavení a vynulování výstupu, lze zachovat jeho předchozí stav, nebo provést jeho inverzi. Na obrázku 7 je schematická značka a pravdivostní tabulka klopného obvodu JK aktivního na náběžnou hranu. J K n n 0 0 0 1 n-1 n-1 J 0 1 0 1 0 1 K 1 0 0 1 1 0 1 1 0 1 n-1 n-1 - - 0 n-1 n-1 - - 1 n-1 n-1 - - 1 0 n-1 n-1 Obr. 7: chematická značka KO JK aktivního na náběžnou hranu a pravdivostní tabulka Bistabilní klopné obvody představují elementární paměťovou buňku s kapacitou jeden bit. pojením několika synchronních klopných obvodů (nejčastěji KO ) vzniká registr. Mimo paměťových registrů, které slouží pro ukládání dat, jsou velmi často využívány posuvné registry. Jejich funkce spočívá v bitovém posuvu uložených dat o definovaný počet bitů. Příklad realizace jednoduchého čtyřbitového posuvného registru je na obrázku 8. Zde jsou data sériově přiváděna na vstup. Při každém taktu hodinového signálu CLK potom dochází k posunutí o jednu pozici v pořadí: 0 1 2 3. ata na pozici 3 jsou při dalším taktu hodinového signálu zahozena. din 0 1 2 3 dout Obr. 8: Příklad realizace čtyřbitového posuvného registru z KO Vypracování laboratorní úlohy Úkol č. 1 (0,4 bodu) Jaký typ klopného obvodu je na obrázku? J K a) KO JK aktivní na úroveň log. 1 b) KO JK aktivní na úroveň log. 0 c) KO JK aktivní na náběžnou hranu d) KO JK aktivní na sestupnou hranu
Zjistěte funkci klopného obvodu typu T (toogle) a doplňte pravdivostní tabulku: T T n n 0 0 1 1 0 1-0 - 1-1 0 Z kterého klopného obvodu je klopný obvod T odvozen a jaká je modifikace původního KO? Nakreslete toto zapojení: Úkol č. 2 (0,4 bodu) okreslete časové průběhy jednotlivých výstupu klopných obvodů. A B A C B C
Úkol č. 3 (0,6 bodu) Ve vývojovém prostředí Xilinx IE založte nový projekt. Vytvořte nový schematický návrh nazvaný _schematic. Zrealizujte zde klopný obvod na hradlové úrovni aktivní na logickou úroveň hodinového signálu (=1). ále přidejte KO aktivní na nástupnou hranu (Categories: Flip_Flop, ymbols: fd). Vstup a jsou společné pro oba klopné obvody a připojte je na přepínače na vývojové desce. Proveďte syntézu, obvod nahrajte do vývojové desky a otestujte jeho funkci. Úkol č. 4 (0,6 bodu) Ve vývojovém prostředí Xilinx IE založte nový projekt. Vytvořte VHL popis klopného obvodu aktivního na nástupnou hranu hodinového signálu. Vstup a připojte na přepínače na vývojové desce. Proveďte syntézu, obvod nahrajte do vývojové desky a otestujte jeho funkci. Úkol č. 5 (1 bod) Ve vývojovém prostředí Xilinx IE založte nový projekt. Vytvořte VHL popis 8-bitového posuvného registru realizovaného pomocí klopných obvodů typu. Vstup a připojte na přepínače na vývojové desce, 8-bitový paralelný výstup zobrazte na LE diodách na desce. Proveďte syntézu, obvod nahrajte do vývojové desky a otestujte jeho funkci. Bonusový úkol č. 6 (0,6 bodu) ozšiřte úkol č. 4 o dalších 7 klopných obvodů vytvořte 8-bitový registr. 8-bitový vstup připojte na přepínače na desce, hodinový signál připojte na tlačítko a 8-bitový výstup z jednotlivých registrů zobrazte na LE diodách. Proveďte syntézu, obvod nahrajte do vývojové desky a otestujte jeho funkci.