TECHNIKA SPÍNANÝCH PROUDŮ (Switched-Current, SI)

Transkript

1 TECHNIKA SPÍNANÝCH PROUDŮ (Swtched-Current, SI) Ing. Ondřej Šubrt Část I prncpy a reálné vlastnost SI obvodů Část II úvod do aplkace a realzace SI obvodů

2 Část I prncpy a reálné vlastnost SI obvodů reálné vlastnost obvodů SI a jejch klasfkace způsoby mnmalzace chyb, zdokonalená obvodová řešení proudových paměťových buněk

3 . Reálné vlastnost obvodů SI klasfkace chyb proudových paměťových buněk proudová paměťová buňka = SI emory cell Zout Φ Φ 2 nk n J Φ out Φ2 Φ Zn Zout mem VCn a) b) rem: gs, Cds not shown nk Ze n V gs A Φ gm J mem Φ v gs Φ - v C 2 gs C dg J gs Cdg g m + gds+ gj Cgs+ Cdg d - mem Φ ds gds 2 out Zn VCn c)

4 Domnující chybové faktory v prax: Konečný poměr Y n /Y out a jeho důsledky Z n,v Cn, Z out modeluje návazné členy v obvodu (buňky) Vstupní fáze - mnmalzovat proud Ze! Výstupní fáze mnmalzovat Z n, ze stat. hledska přzpůsobt napěťové úrovně (V Cn ) Ustalovací chyba výstupního proudu Chyby způsobené njekcí náboje ekvvalentní úbytek v gs př přechodu mez vstupní/výstupní fází (odrazí se ve změně d ) Aspekty správného časování vlv t rse, t fall, předsthy proudových sgnálů a korektní překryvy fází hodn!

5 Způsoby mnmalzace chyb: ) Konečný poměr Y n /Y out a) Zvyšování vstupní vodvost zpětnovazební technky ve vstupní proudové smyčce buňky technka VGD (Vrtually Grounded Dran) též GGA buňka technka VGS (Vrtually Grounded Source) - mnmalzace statckého napěťového rozkmtu na vstupu buňky, vytvoření vrtuální sgnálové země vedoucí ke snížení malosgnálového r n b) Snžování výstupní vodvost - použtí kaskod na místě zdroje J, paměťového tranzstoru

6 2) Nábojová njekce (charge njecton, swtch feedthrough během přechodu mez fázem) - typcký problém spínačů zapojených k uzlu s vysokou mpedancí (gate mem ) a) použtí dummy tranzstorů : přímé nasátí náboje njektovaného spínačem dvěma tranzstory se zkratovaným sourcem a dranem nevýhoda - nelneární (sgnálově závslá) povaha nábojové njekce nemožnost dosáhnout anulování CHI ve velkém rozsahu vstupních proudů I n buňky b) spojtě pracující zpětná vazba chybového sgnálu (contnuos-tme error feedback) problém: technka dummy je těžko použtelná př velm malých úrovních vstupního sgnálu (srovnatelných s účnkem nábojové njekce) řešení: ntegrační smyčka vstupního proudu ( měření úrovně chybového proudu, zapamatování a odečítání)

7 c) stablzace spínaného napětí (constant voltage swtchng, CVS) technka použtelná na uzlech s vysokou mpedancí vytvoření konstantní úrovně nábojové njekce a její následná elmnace pomocí dummy d) vícenásobné vzorkování ve vstupní fáz vyžaduje modfkovanou (složtější) sekvenc hodn typcký případ S2I buňka (a její dokonalejší varanta S3I): vstupní fáze rozdělena na dvě ( hrubá -coarse, jemná -fne), rovněž dva paměťové tranzstory coarse slouží k zapamatování vstupní proudové hodnoty v hrubé fáz fne zapamatování chyby nábojové njekce vznklé v coarse

8 2. SI buňky s mnmalzací chyb 2. Proudová buňka s chybovou zpětnou vazbou (Swtched-Current cell wth contnuos-tme error feedback, []) Φ off CS kompenzované chyby: nábojová njekce pro velm malé proudy, zvětšený výstupní odpor off 3 4 mem - vhodná k zapamatování velm malých proudů (pod ua) a) 2 error feedback Φ mem sw Φ act mem e act Φ sel n C O fáze φ: proud načten do mem (načtení vstupního proudu n = mem ) přechod fáze φ fáze φ2: nábojová njekce ve spínač sw způsobí chybu zapamatovaného proudu mem fáze φ2: mem dodává proud mem, rozdíl mem - n tvoří chybový proud e b) Φ sel Φ mem Φ act Φ off 2 3 proud e zrcadlen přes , nabíjí kondenzátor C s napětí působí na mem tak, že chybový proud e je zmenšován k nule. fáze φ3: vybtí C s, obnova počátečních podmínek

9 průběh kompenzace e je dán vztahem: e ( α g ) exp mm t Ie t Cstore () I e = e (t=0) počáteční hodnota chybového proudu, α... souhrnný přenos zrcadel - 2, 3-4, g mm... transkonduktance mem, C store... celková kapacta v odečítacím uzlu e nevýhoda buňky: velm malá rychlost, daná ntegrační konstantou cyklu

10 2.2 Dvojtá buňka s regulovanou kaskodou (Regulated cascode double memory cell [2]) C kompenzované chyby: nábojová njekce pro střední rozsah vstupních proudů, zvětšený výstupní odpor Φ 3 NDUY 3 2 J Φ n Sx Φ Sy Φ 2 Φ2 J Φ 2 NDUY 3 C CELL2 out CELL a) fáze : proud n zaznamenán do CELL - ndummy sepnut do komlexu reg. kaskody -3 nábojová njekce na spínač φ př přechodu do fáze 2... fáze 2: přenos proudu z CELL do CELL2 nábojová njekce na spínač φ3 př přechodu do fáze 3... (opačné polarty než u fáze φ2) fáze 3: přenos proudu z CELL2 na výstup ( out ) Φ Φ 2 Φ b)

11 - jednoduchý double-samplng k potlačení chyb - dvě komplementární buňky CELL, CELL2 (pouze spínače stejného typu) prncp: chyby způsobené njekcí náboje mají téměř stejnou velkost, ale opačnou polartu celkový chybový proud dán vztahem: I g C m ox n e e( tot) = 2V C gm gm I (2) I e chyba samostatné buňky (cell nebo cell 2), g m... transkonduktance paměťového tranzstoru, V 0... mnmální napětí Vds pro čnnost v lneární oblast, C ox... kapacta na hradle paměť. tranzstoru, C... přídavná paměťová kapacta

12 2.3 Buňka S3I a její vylepšené varanty (S3I memory cell [3], S3I-GGA-casc memory cell [4]) kompenzované chyby: nábojová njekce, snížení r n, (event. zvýšení r out u zdok. varanty) V dd Φ a Φ a + n n V a) ref Φ a (GGA Amp) + - C Φ C a P (fne memory) N out V dd A Φ2 Vn a A Vb A n Vref a (coarse memory) A G + - C C FB P P N N V dd b + n b) c) d) C C P b P b N N V dd C C A P b P b N N O Φ Φ 2 Φ a Φ a ("coarse") Φ b ("fne") Φ 2 ("output")

13 a) Základní buňka S3I: - uplatnění multple-samplng ve vstupní fáz-buňka obsahuje jemný (fne memory P) a hrubý (coarse memory N) paměťový tranzstor, čnnost rozdělena do podfází fáze φa: horní část buňky (fne memory) funguje jako předepínací proudový zdroj, spodní část plní funkc klascké buňky s paměťovým tranzstorem (coarse memory N). Zpětná vazba uzavřena přes GGA Amp, snžující vstupní odpor (udržování konst. napětí na vstupu buňky) přechod fáze φa do fáze φb nábojová njekce na coarse memory... fáze φb: spodní částí buňky teče proud n + error (náboj. njekce), horní tranzstor (fne memory P) zapojen jako doda a natéká do něj proud ( n + error )- n = error - navržen pro velm malé proudy! (chyba náboj. njekce musí být zanedbatelná...) fáze φ2: obě část buňky (coarse fne) poskytují výstupní proud dochází k odečtení chyby náboj. njekce out =( n + error )- error = n

14 b) Vylepšená varanta S3I-GGA-casc a Vp Vgga Vn - obsahuje část známé buňky GGA- zeslovač GGAAmp obsahuje OS v zapojení se společným gatem a dva proudové zdroje - tranzstory fne a coarse nahrazeny zapojením regulovaných kaskod zvýšení výstupního odporu gan= A gga p G n GGA Amp x y TG IN TGATE F Fn TG 2 IN TGATE F Fn TG P-DUY Φ 3 N-DUY IN TGATE F Fn Φ a S3I-casc cell core c2p c2n Jn J A V n p P N mp cp cn mn P -TYPE FINE EORY TG 4 (TG 5) TGATE IN Fn F n Φ( Φ2) N -TYPE COARSE EORY ( out ) Φ Φ Φ TRANSISTOR SIZING: n=8/6 gga=60/2 p=42/2 NOScascode: c,c2=20/3 mem=240/24 POScascode: c,c2=00/3 mem=00/2 TGATE: nmos=60/3 pmos=80/3 N-DUY,P-DUY: swtch=2*6/3 dummy=6/3 a 2 Φ b b

15 2.4 Porovnání parametrů buněk parametr buňka Proudová buňka s chybovou zpětnou vazbou Dvojtá buňka s regulovanou kaskodou buňka S3I- GGA-casc mnmáln í peroda jednoho cyklu [μs] specfcký proudový rozsah Is [μa] celková relatvní chyba v rozsahu Is [ppm] tech nolo ge plocha buňky na čpu [mm 2 ] výsledky 50 < μ měřeny to μ měřeny 0.5 to smulovány 2.4μ 0.6 NA to Hz měřeny 40 khz

16 Část II úvod do aplkace a realzace SI obvodů struktura A/D převodníku a úvod do mkroelektroncké realzace SI buněk

17 Cyklcký algortmus A/D převodu Cíl návrhu: osmbtový cyklcký převodník využívající SI buněk specelně vhodný je jednobtový algortmus bez návratu (sngle-bt non-restorng algorthm, [6]) Hlavní znaky: - modfkovaný algortmus RSD (postupná aproxmace v jednobtové verz) - jeden bt je převeden ve čtyřech fázích (phase -4) - stejná obvodová struktura pro lbovolný počet btů jednoduchost návrhu, snížená spotřeba

18 Jak realzovat jednotlvé kroky algortmu technkou spínaných proudů? Násobení dvěma (multplcaton): - postupné načtení proudu do dvou SI buněk, sečtení výstupních proudů a zapamatování ve třetí buňce Odečítání (subtracton): - serové spojení výstupů dvou SI buněk (proudy se odečtou) Porovnání (comparson): - provedeno pomocí odečítání, znaménko výsledku se vyhodnotí v detektoru průchodu nulou (dále detektor nuly )

19 Obvodová realzace cyklckého SI převodníku Čtyř buňky typu S3I-GGA-casc s komplexním potlačením chyb [5] Komparátor s uzavřenou smyčkou vzorkování, detekce nuly In JPN S S2 S3 S S3a DIG F8 Iref - + GGA A Amp Cpn Ip S6 S2 S4 S9 In In2 Ip-Iref PN N N2 N3 N4 B DIG S4 S5 S5a S6 S7 S7a S3I-GGA-casc Cn Cn2 Cn3 S8 samplng zero-detect SI memory cells Comparator a) b) S8a F b7 b6 to b0

20 Prncp funkce Fáze : načtení proudu do buňky N (load) nejvýznamnější bt (SB) načt proud n další bty načt zbytek po převodu (rezduum) rn In S JPN load S S2 S3 S3a DIG F8 Iref - + GGA A Amp Cpn Ip S6 S2 S4 S9 IN IN2 Ip-Iref PN N N2 N3 N4 B DIG S4 S5 S5a S6 S7 S7a Cn Cn2 Cn3 S8 S8a SI memory cells Comparator a) b) F b7 b6 to b0

21 Fáze 2: načtení proudu do buňky N2, proud N beze změny (zapamatován) (N2=load, N=hold) nejvýznamnější bt (SB) načt proud n další bty načt zbytek po převodu (rezduum) rn In S JPN hold load S S2 S3 S3a DIG F8 Iref - + GGA A Amp Cpn Ip S6 S2 S4 S9 IN IN2 Ip-Iref PN N N2 N3 N4 B DIG S4 S5 S5a S6 S7 S7a Cn Cn2 Cn3 S8 S8a SI memory cells Comparator a) b) F b7 b6 to b0

22 Fáze 3: součet zapamatovaných proudů N, N2 načt do buňky PN (PN load, N,N2=holds) násobení dvěma hotovo (neboť PN = N + N2 =2* n ) In S JPN load hold S S2 S3 S3a DIG F8 Iref - + GGA A Amp Cpn Ip S6 S2 S4 S9 IN IN2 Ip-Iref PN N N2 N3 N4 B DIG S4 S5 S5a S6 S7 S7a Cn Cn2 Cn3 S8 S8a SI memory cells Comparator 2 a) b) F b7 b6 to b0

23 Fáze 4: načt rozdíl proudů PN a ref do buňky N3 (PN=hold, N3=load), Porovnání: rozhodn znaménko rozdílu v detektoru nuly (zero-detect) DIG In S F8 Iref JPN - + GGA A Amp Cpn hold I P S6 S2 S4 S9 IN IN2 Ip-Iref PN N N2 N3 N4 Cn SI memory cells Cn2 load Cn3 B Comparator 3 zero-detect DIG a) b) S S2 S3 S3a S4 S5 S5a S6 S7 S7a S8 S8a F b7 b6 to b0

24 Fáze 4: načt rozdíl proudů PN a ref do buňky N3 (PN=hold, N3=load), Porovnání: rozhodn znaménko rozdílu v detektoru nuly (zero-detect) Dokončení: rozhodn, zda ref bude odečten pro další bt In JPN S S2 S3 S S3a DIG F8 Iref - + GGA A Amp Cpn I P S6 S2 S4 S9 IN IN2 Ip-Iref PN N N2 N3 N4 B DIG S4 S5 S5a S6 S7 S7a Cn Cn2 Cn3 S8 S8a SI memory cells Comparator 4 a) b) F b7 b6 to b0

25 Ukázková smulace (SPICEový smulátor ELDO) podmínky: n =00 ua, ref =27.66 ua code=

26 Dskuse zvoleného řešení Výhody A/D převodníků (a obecných systémů) na báz technky SI: + VÝHODY: Nenáročný návrh s nízkým požadavky na realzační technolog (na rozdíl od technky SC nevyžaduje preczní poměry kondenzátorů an kondenzátorová pole) Proces změny měřítka ntegrace ( scalování ) je proto snažší než u SC, kde pole kondenzátorů mohou zabrat značnou část plochy čpu - NEVÝHODY: Režm s nízkou spotřebou (low-power low-voltage) je těžko dosažtelný (vyžadoval by podprahový mód OS tranzstorů v SI buňce -> špatné šumové parametry!)

27 Reference [] Pan, B., Fossum, E. R.: A current memory cell wth swtch feedthrough reducton by error feedback, IEEE J. of Sold State Crc., vol. 29, No. 0, pp , 994 [2] Leenaerts, D.. W., Leeuwenburgh, A. J., Persoon, G. G.: A hgh-performance SI memory cell, IEEE Journal of sold-state crcuts, vol. 29, No., pp , 994 [3] Hughes, J. B., ouldng, K. W.: The S3I cell, proceedngs of the conference ISCAS 997, Hong Kong, pp. 3-6, 997 [4] Šubrt, O.: A Versatle Structure of S3I-GGA-casc Swtched-Current emory Cell wth Complex Suppresson of emorzng Errors, n: Proc. IEEE Conf. ESSCIRC 2003, pp , Estorl, Portugal, 2003 [5] Šubrt, O., Drechsler, P.: Hgh Performance Approach to Algorthmc A/D Converter Usng New Types of Swtched-Current emory Cells, In.: Proc. IFAC Workshop PDS 2003, Programmable Devces and Systems, pp. 0-05, February -3, Ostrava, 2003 Další doporučená lteratura [6] Toumazou, C., Hughes, J. B., Battersby, N. C.: Swtched-Currents an analogue technque for dgtal technology, Unted Kngdom, Peter Peregrnus Ltd. 993 obsáhlá knha o technce SI