Napájení programovatelných hradlových polí

Transkript

1 Rok / Year: Svazek / Volume: Číslo / Number: Napájení programovatelných hradlových polí FPGA powerng Ondřej Zelnka, Mlan Kolář ondrej.zelnka@tul.cz,mlan.kolar@tul.cz Techncká unverzta v Lberc Fakulta mechatronky, nformatky a mezoborových studí Abstrakt: Článek se zabývá problematkou napájení obvodů FPGA. Rozebírá požadavky na jednotlvá napájecí napětí (velkost napětí, kvaltu, proudové zatížení), dskutuje možnost zajštění těchto napětí různým napájecím zdroj (lneární nebo spínané regulátory), shrnuje jejch přednost a nedostatky. Všímá s statcké dynamcké spotřeby elektrcké energe hradlových polí a porovnává j s vlastním naměřeným hodnotam. Je dskutována možnost ovlvňování spotřeby př systémovém návrhu. Abstract: Ths artcle deals wth FPGA powerng. It analyse each supply voltage requrements (voltage ampltude, current load, noce) and dfferent ways of ther mplementaton (lnear regulators, swtchng regulators). Statc and dynamc consumptons of FPGA crcuts are descrpted too.

2 Napájení programovatelných hradlových polí Ondřej Zelnka, Mlan Kolář Techncká unverzta v Lberc Fakulta mechatronky, nformatky a mezoborových studí Emal: {ondrej.zelnka,mlan.kolar}@tul.cz Abstrakt Článek se zabývá problematkou napájení obvodů FPGA. Rozebírá požadavky na jednotlvá napájecí napětí (velkost napětí, kvaltu, proudové zatížení), dskutuje možnost zajštění těchto napětí různým napájecím zdroj (lneární nebo spínané regulátory), shrnuje jejch přednost a nedostatky. Všímá s statcké dynamcké spotřeby elektrcké energe hradlových polí a porovnává j s vlastním naměřeným hodnotam. Je dskutována možnost ovlvňování spotřeby př systémovém návrhu. 1 Úvod Programovatelné zakázkové obvody (zejména obvody FPGA Feld Programmable Gate Array) patří ke stále častějším součástem číslcových systémů. Se vzrůstající složtostí a hustotou ntegrace logckých prvků na čpu je stále větší problém s odváděním ztrátového tepla z omezené plochy čpu. Přjatelným řešením tohoto problému je snžování napájecího napětí logckých obvodů. Dříve typcké napájecí napětí 5 V se jž používá ojedněle a přechází se na napětí 3,3 V a nžší. Naprot tomu je však třeba zachovat kompatbltu s okolní logkou, kterou zajšťují I/O buňky. Snížení napájecího napětí však nepřnáší jen výhody, ale vede nejen ke zhoršení dynamckých parametrů, ale ke snžování odolnost obvodů prot elektromagnetckému rušení a nahodlým sgnálům (šumu). Moderní obvody FPGA neobsahují jen logcké bloky a I/O buňky, ale jsou to v podstatě heterogenní obvody zahrnující manažery hodnového sgnálu, blokovou paměť, DSP bloky, procesorová jádra apod. Některé tyto bloky vyžadují opět své specfcké hodnoty napájecího napětí. To u hradlových polí vede obecně k potřebě většího počtu napájecích napětí. Jedno napájecí napětí, které vyhovovalo u obvodů PLD a CPLD, se postupně zvyšovalo na dvě, v současnost tř více (zvláště př potřebě většího počtu I/O standardů). Typcký obvod FPGA potřebuje ke své čnnost napájecí napětí, která se rozdělují do následujících tří skupn: napájení vlastního jádra s logckým bloky, napájení vstupně výstupních buněk, napájení specálních bloků (fázové závěsy, sérové transcevery, konfgurační logka, aj.). Proudový odběr vlastního logckého jádra je většnou stěžejní položkou celkové spotřeby a u velkých obvodů FPGA může mít velkost běžně přes 10 A [1]. Proto velkost napájecího napětí jádra významně ovlvňuje vyzářený ztrátový výkon a zde je otázka snžování napájecího napětí nejaktuálnější. Toto snžování napětí v podstatě souvsí s použtou výrobní technologí a pohybuje se od 3,3 V (u technologe cca 350 nm), 2,5 V (220 nm), 1,8 V (150 nm), 1,5 V (130 nm), 1,2 V (90 nm), 1,0 V (65 nm) až po současných 0,9 V u největších FPGA v technolog 40 nm. Napájení vstupně-výstupních buněk závsí na napěťových úrovních I/O standardu, pomocí kterého komunkuje obvod s okolím. Tyto napěťové úrovně se typcky pohybují v rozmezí od 1,2 V do 3,3 V. Aby bylo možné komunkovat na různých pnech obvodu s různým napěťovým úrovněm současně, rozdělují se I/O pny do tzv. bank. Každá banka pak může být přpojena na jný napájecí zdroj. V jedné bance mohou být kombnovány vstupy a výstupy různých standardů (LVCMOS, LVTTL, LVDS, atd.), ale pouze na stejném napájecím napětí. Počet bank je závslý na velkost obvodu FPGA a pohybuje se od 8 do 30 (např. u Xlnx Vrtex-6). Proudový odběr I/O buněk není rozhodně zanedbatelný, ale an u největších obvodů FPGA nepřekračuje 3 A [1]. Díky obecně vyššímu napájecímu napětí I/O buněk se podílí jejch výkonová ztráta na celkovém ztrátovém výkonu hradlového pole zhruba %. Většna obvodů FPGA obsahuje obvody POR (Power-On Reset), které udržují hradlové pole v resetovacím stavu, dokud nedosáhnou napěťové úrovně napájecích zdrojů stanovených hodnot. Vlastní vstupně-výstupní pny jsou během zapínání napájecího napětí z důvodu ochrany ve stavu vysoké mpedance. Jednotlvé napájecí zdroje se mohou zapínat ( vypínat) nezávsle na sobě v lbovolném pořadí, ale náběh napájecích napětí by měl být monotónní (bez překmtů). Nepříznvě se může projevt přítomnost rušvých sgnálů (napětí) během náběhu. Proto je nutno věnovat náležtou pozornost nejen všem napájecím zdrojům, ale napájecím rozvodům na desce plošného spoje. 2 Vlv technologe uložení konfgurace Významný vlv na dmenzování napájecího napětí představuje technologe použtá pro uložení konfguračních dat obvodu FPGA. V prncpu rozeznáváme dva základní typy uložení konfgurace volatlní uložení (nestálé, závslé na zdroj elektrcké energe) a nevolatlní uložení (stálé, nezávslé na napájecím napětí). Typckým a nejpoužívanějším představtelem volatlních obvodů jsou FPGA na báz pamětí SRAM. Tyto obvody nejsou schopny pracovat hned po zapnutí napájecího napětí, ale musí se nejprve nakonfgurovat (většnou z externí pamět 59 1

3 flash nebo EEPROM). Tato konfgurace může trvat v závslost na velkost obvodu a konfguračním rozhraní od řádově mlsekund do několka desetn sekundy. Vlastní konfgurační proces způsobuje po startu systému zvýšenou spotřebu elektrcké energe jádra obvodu FPGA. Tato počáteční proudová špčka se označuje jako tzv. nárazový proud (nrush current) vz obr. 1 [2]. Tento nárazový proud je třeba pro nabtí vntřních kapact a může mít u velkých obvodů velkost v řádu jednotek ampér [3]. Na zvýšený proudový odběr je pak nutné dmenzovat zmňovaný napájecí zdroj. Není-l př zapínání napájecích napětí splněna podmínka monotónnost, může být proces konfgurace zahájen předčasně a př následném poklesu napětí potom může dojít k chybě. Nevýhodu SRAM také představuje vyšší spotřeba energe př běžné čnnost zařízení. I když je obvod FPGA v nízkopříkonovém režmu (low power mode), odebírá ze zdroje stále proud na udržení konfgurace. Obr. 1: Porovnání průběhů ncalzačních proudů Druhou významnou technologí pro uložení konfgurace jsou tzv. antpojstky (antfuse). Z vrstvy amorfního křemíku ve spoj se př průrazu přloženým napětím stává polykrystalcký křemík. Výhodou této nevolatlní technologe je nžší spotřeba energe navrženého obvodu FPGA a okamžtá použtelnost po zapnutí napájecího napětí (myšleno jž po naprogramování). Někdy se tyto obvody proto označují jako nstant-on. Dalším výhodam může být malá plocha antpojstek, lepší zabezpečení ntelektuálního vlastnctví a vyšší odolnost prot radac. Průběh proudu u této technologe po zapnutí napájení v podstatě nevykazuje proudový náraz (vz obr. 1). Nevýhodou je nutnost použtí externího programátoru a nemožnost obvod reprogramovat. 3 Řešní napájecích zdrojů Všmněme s nyní, jaké možnost má návrhář př řešení napájecích zdrojů pro obvody FPGA. Nejprve s rozeberme jejch označování, prncpy a charakterstcké vlastnost. Obecně používaná termnologe týkající se různých typů napájecích zdrojů je často nejednotná. Upřesněme s proto význam termínů použtých v tomto článku. Jako společné označení pro napěťové zdroje, které zajšťují přeměnu jednoho stejnosměrného napětí na druhé stejnosměrné napětí, použjme výraz napěťový regulátor. Exstují dva základní prncpy těchto regulátorů - lneární regulátory a spínané regulátory. Každý z nch má své přednost a nedostatky, o kterých se dále zmíníme. Lneární regulátory (lnear regulators) jsou ntegrované zpětnovazební stablzátory, které pracují se spojtým sgnálem. Jejch použtí je pro návrháře velce snadné (až na vyhlazovací kondenzátory nevyžadují žádné doplňkové součástky). Jejch významnou předností je malé výstupní zvlnění (malý šum). Proto jsou velm vhodné zejména pro napájení fázových závěsů, které jsou u obvodů FPGA velm ctlvé na kvaltu napájení. Vstupní napětí lneárního regulátoru U n musí být vždy vyšší než požadované výstupní napětí U out, což je určtá nevýhoda. Mnmální rozdíl U n U out je označován jako drop-out a bývá řádově desetny voltů až 2 V. Podstatnou nevýhodou lneárních regulátorů je ale velký ztrátový výkon P z, který na nch vznká: P z = (U n - U out ). I out [W] (1) Výstupní proud I out je totožný s proudem vstupním (vlastní spotřebu regulátoru zanedbáváme) a veškerý nevyužtý vstupní výkon se mění na regulátoru v teplo. Př větším ztrátovém výkonu je nutné použít přídavný chladč. Proto je obecně vhodnější používat lneární regulátory pro nžší napěťové rozdíly a menší proudy. Druhou, výrazně rozmantější skupnou napájecích obvodů, jsou tzv. spínané regulátory (swtchng regulators). Základní rozdělení těchto regulátorů je možné provést podle toho, zda jako úložště energe používají ndukčnost nebo kapactu. Regulátory, které využívají ndukčnost, bývají označovány jako nductor based DC-DC. Jejch nevýhodou je ctlvost na kvaltu použtých součástek a jejch rozmístění na desce plošných spojů (je vhodné používat doporučené typy cívek a kondenzátory s nízkou hodnotou ESR Equvalent Seres Resstance). Nedodržení výrobcem stanovených doporučení může vést k abnormálně vysokému šumu, pískání cívky, snížení deklarované účnnost aj. Tyto regulátory jsou běžně schopny dodávat proudy až o velkost několka desítek ampér. Výhodou bývá šroké rozmezí vstupního napětí (běžně například 4 V až 36 V). Spínané regulátory, které jako akumulátor energe využívají kapacty, jsou často označované jako nábojové pumpy (charge pumps). Složtostí zapojení se tyto obvody řadí někde mez jednoduché lneární regulátory a poměrně komplkované regulátory s ndukčností. Jejch výhodou je tedy menší prostor zabraný na desce plošných spojů, nízký počet externích součástek a poměrně jednoduchá mplementace. Nevýhodou spínaných regulátorů založených na kapactě je malý rozsah vstupního napětí (běžně do 10 V) a nžší výstupní proudy než jakých dosahují spínané regulátory s ndukčností. Exstují dva základní módy spínaných regulátorů, tzv. step-up (boost) a step-down (buck). Step-down regulátory jsou efektvní alternatvou k lneárním regulátorům, zajšťují převod vstupního napětí na nžší výstupní napětí. Jejch účnnost se běžně pohybuje od 70 % do 90 % v závslost na typu (ndukčnost/kapacta), na velkost vstupního napětí a na konkrétním obvodu. Step-up regulátory umožňují přeměnu nžšího vstupního napětí na vyšší výstupní napětí. Účnnost těchto obvodů je podobná jako u obvodů step-down. Jako napájecí zdroje, u kterých může být výstupní napětí menší nebo větší než vstupní, se používají nejčastěj tzv. buck-boost 59 2

4 obvody. Tyto obvody jsou schopné reagovat na změny velkost vstupního napětí vůč výstupnímu a pracovat jako step-up step-down. U většny spínaných regulátorů jsou mplementovány alespoň některé z následujících funkcí: nastavení spínací frekvence, přechod do tzv. shutdown módu (kldový proud klesne z jednotek ma běžně na desítky µa), ochrana prot přetížení, tzv. soft-start výstupního napětí atd. Obr. 2: Závslost účnnost na zatěžovacím proudu U obvodů FPGA jsou nejčastěj používány synchronní buck regulátory, které vyžadují přpojení alespoň tří externích součástek vstupního kapactoru, nduktoru a výstupního kapactoru. Typckou závslost účnnost těchto regulátorů na zatěžovacím proudu pro tř různá vstupní napětí ukazuje obr. 2 [4]. Někteří výrobc FPGA spolu s výrobc napájecích regulátorů dodávají specální software, který po volbě konkrétního typu hradlového pole, jeho napájecích napětí a proudové spotřeby sám navrhne vhodné regulátory. Příkladem může být např. Power Expert, který pro FPGA frmy Altera doporučuje nejvhodnější regulátory frmy Natonal Semconductor (obr. 3). Př volbě Most Effcent jsou preferovány spínané regulátory, př volbě Smpler Desgn software nejčastěj doporučí lneární regulátory. Tento nástroj případně navrhne obvodové zapojení s vnějším součástkam. bloků) nebo obvod ISL6521 frmy Intersl (obsahuje jeden buck regulátor a tř lneární regulátory). 4 Návrh desky plošných spojů Požadavky na velkost absolutní hodnoty napájecích napětí obvodů FPGA nejsou relatvně přísné pohybují se v tolerancích cca ±5 % jmenovté hodnoty napětí. Mnohem vyšší nároky jsou na tato napětí kladeny z hledska kolísání vlvem různých druhů rušení (zvlnění, šumy, přeslechy apod.). Proto je třeba věnovat pozornost nejen výběru vhodného typu regulátoru, ale také kvaltnímu návrhu desky plošného spoje. Doporučuje se používat vícevrstvých desek, které umožní vyhradt pro napájecí a zemnící potencály zvláštní vrstvy. Samozřejmostí je použtí kvaltních skupnových a fltračních kondenzátorů. Fltrační kondenzátory je třeba umísťovat v dostatečném množství co nejblíže napájecím pnům obvodu FPGA. Nejctlvější na kvaltu napájecího napětí jsou fázové závěsy, které jsou nejčastěj napájeny dvěma napájecím napětím napětím pro analogovou část (typcky 2,5 V) a napětím pro dgtální část (totožné s napětím jádra). Na obou napětích velce záleží a zpravdla jsou řešeny odděleně od ostatních napájecích přívodů (včetně oddělení od běžného napájení vlastního jádra). Například podle [5] by změna napájecího napětí 2,5 V neměla být větší než 10 mv/ms. Z hledska návrhu desky plošného spoje se doporučuje zolovat napětí fázových závěsů od okolních sgnálů vytvořením specální oblast tzv. power sland. Do této oblast je napětí přvedeno přes fertové jadérko a opět fltrováno soustavou fltračních kondenzátorů. S ohledem na zvýšenou ctlvost pomocných bloků na kvaltu napájecího napětí bývají pro jejch napájení preferovány lneární regulátory. 5 Výkonová spotřeba FPGA Spotřeba elektrcké energe je významným faktorem př výběru hradlového pole pro konkrétní aplkac. Spotřeba je nejen důležtá pro dmenzování napájecích zdrojů, ale také pro návrh dostatečného chlazení pro odvod ztrátového tepla. Celková spotřeba se v podstatě skládá ze dvou složek statcké a dynamcké. 5.1 Statcká spotřeba Obr. 3: Power Expert pro volbu regulátorů Další možností řešení napájení je využtí napájecích obvodů navržených přímo pro použtí s FPGA. Příkladem může být obvod TPS75003 frmy Texas Instruments (obsahuje dva buck regulátory pro napájení jádra a vstupně-výstupních obvodů a jeden lneární regulátor pro napájení specálních Spotřeba v kldovém režmu je důležtá zejména pro stále více používané baterové aplkace. Statcká proudová spotřeba je daná součtem všech statckých příkonů od jednotlvých napájecích zdrojů použtých u FPGA: S = P U I [W] (2) Většna výrobců má ve své nabídce nízkopříkonové řady programovatelných obvodů. Především se jedná o archtektury CPLD s nevolatlním uložením konfgurace (nejčastěj na 59 3

5 prncpu jž zmňovaných antpojstek nebo s pamětí flash/eeprom). Mez nejznámější řady patří Xlnx CoolRunner-II, Altera MAX IIZ a Lattce spmach 4000ZE. Jejch kldová spotřeba (v tzv. sleep módu) se pochybuje v rozmezí µw [6]. U obvodů FPGA patří v současné době mez energetcky nejúspornější obvody řady Actel IGLOO nano s typckou spotřebou 2 µw na prncpu reprogramovatelné flash technologe. Pro stále častěj používané baterově napájené systémy je třeba mnmalzovat spotřebu z jednotlvých napájecích napětí. Potom je nutné pro každou aplkac konkrétně zvážt, jaký typ regulátorů je pro realzac jednotlvých napětí vhodný. Účnnost spínaných regulátorů výrazně klesá př nízkých zatěžovacích proudech - vz obr. 2. Účnnost lneárních regulátorů je na výstupním proudu v porovnání se spínaným regulátory nevýznamná, závsí především na napěťovém rozdílu vstupu a výstupu. 5.2 Dynamcká spotřeba Dynamcký ztrátový výkon souvsí s přechodovým děj v obvodu, příp. I/O buňkách. Největší vlv na tento výkon má (uvažujeme-l vesměs používané obvody CMOS) nabíjení a vybíjení paraztních kapact přes příslušný unpolární tranzstor a sgnálový spoj. Nejčastěj se vyjadřuje dealzovaným vztahem [7]: P D = C U f 2 [W] (3) kde C je paraztní kapacta, U je napájecí napětí a f je pracovní frekvence. Sčítáme všechny příspěvky jak od různých napájecích napětí (nejčastěj logckých a I/O buněk), tak od různých časových domén. Tento výkon lze obtížně numercky spočítat. Jeho odhad je možné provést až po kompletním dokončení samotného návrhu do hradlového pole, neboť do té doby nejsou známé konkrétní velkost paraztních kapact. Tyto kapacty totž závsí nejen na výrobní technolog použtého obvodu FPGA, ale na počtu větvení jednotlvých sgnálů, na délkách spojovacích cest, na počtu spínačů v daném spoj apod. Pro daný návrh v konkrétním obvodu FPGA (s daným napájecím napětím) je pak podle (3) závslost výkonové spotřeby na frekvenc hodnového sgnálu lneární. Proto se někdy udává hodnota dynamckých ztrát ve W/Hz, resp. µw/mhz. 5.3 Zjštění konkrétní hodnoty spotřeby Pro návrháře není zjštění konkrétních proudových odběrů z jednotlvých zdrojů jednoduché. V katalogových lstech se tyto údaje téměř neuvádějí, neboť slně závsí na konkrétním mplementovaném návrhu. Výrobc obvodů FPGA mají ve svých návrhových systémech zabudovány nástroje, které tuto spotřebu určí - nejznámější je XPower Estmator v systému ISE frmy Xlnx nebo PowerPlay Power Analyzer v systému Quartus frmy Altera. Tyto nástroje jsou schopny určt nejen statckou spotřebu, ale dynamcký odběr s chybou menší než 10 % [8]. Pro výpočet dynamckého odběru je samozřejmě nutné dodat nformace o taktovacích frekvencích jednotlvých časových domén případně podklady získané smulací návrhu (soubory obsahující nformace o překlápění jednotlvých sgnálů během smulace). Obr. 4: Závslost proudu na frekvenc Pro ověření lneární závslost dynamcké proudové spotřeby na taktovací frekvenc jsme provedl měření na obvodu Xlnx Spartan XC3S400. Jako testovací návrh jsme použl posuvný regstr dlouhý btů (zpožďovací lnka). Vstupní sgnál pro posuvný regstr byl vytvořen z hodnové frekvence přpojené přes dělčku dvěma (byla tak zajštěna změna logcké úrovně na vstupu posuvného regstru př každém hodnovém taktu). Tento návrh v obvodu XC3S400 využl 2048 tabulek LUT (z dostupných 7168) plus jeden klopný obvod na dělčku (každá tabulka LUT byla nakonfgurována jako 16btový posuvný regstr). Jádro obvodu FPGA bylo napájeno z laboratorního zdroje napětí o velkost 1,2 V. Se vzrůstající frekvencí budícího hodnového sgnálu spotřeba jádra podle očekávání lneárně narůstala [9] - změřená závslost je znázorněna na obrázku 4. Směrnce regresní přímky odpovídá hodnotě 1,76 ma/mhz, tj. 2,11 mw/mhz. Kldová spotřeba z napájecího zdroje 2,5 V (pro pomocné bloky) byla 18 ma a ze zdroje 3,3 V (vstupněvýstupní buňky) 5 ma. Dynamcká spotřeba ze zdrojů 2,5 V a 3,3 V byla př maxmální frekvenc jen o několk jednotek ma vyšší. 6 Způsoby snžování napájecího příkonu Kvalta vlastního dgtálního návrhu se obecně posuzuje podle tří fyzkálních charakterstk maxmální rychlost, zabrané plochy a výkonové spotřeby. Tyto charakterstky se vzájemně ovlvňují a obtížně se hledá optmální poměr. Pro snížení výkonové spotřeby máme v prncpu dvě cesty technologckou a archtektonckou. Technologcká cesta závsí především na výrobní technolog, která určuje jednak kldovou spotřebu a jednak parametry ovlvňující dynamckou spotřebu - paraztní kapacty hradel tranzstorů, spojovacích cest, spínacích tranzstorů, velkost napájecího napětí apod. Pro další úvahy ještě předpokládejme jednu vlastnost souvsející s technologí - nevyužtá logka obvodu FPGA je odpojená a neovlvňuje statckou an dynamckou spotřebu. Všímejme s dále archtektonckých řešení, které může běžný systémový návrhář ovlvnt. Cesty ke snížení spotřeby 59 4

6 v podstatě závsí na úrovn abstrakce systémového návrhu, na kterých se návrhář pohybuje. Na úrovn návrhu archtektury může návrhář navrhnout taková řešení, která spotřebují mnmum logckých buněk a regstrů budou se preferovat sérové sekvenční algortmy a maxmální sdílení systémových prostředků. Tím se sce uspoří plocha a s ní souvsející statcká dynamcká spotřeba, ale výrazně se sníží výkonnost celého systému. Naopak technky zřetězení (tzv. ppelne) č paralelního zpracování sgnálů vedou na rozsáhlejší logku, tím pádem na větší proudovou spotřebu. Pokud bychom ale předpokládal u obou zmňovaných technk dosažení stejné výkonnost, stačí paralelní archtekturu taktovat nžší pracovní frekvencí. Systém s větším počtem logckých prvků, ale taktovaný výrazně nžší frekvencí, může v důsledku vést ke snížení celkové výkonové spotřeby. Př rozboru snížení spotřeby na nžší úrovn abstrakce můžeme vycházet ze vztahu (3). Velkost napájecího napětí je dána zvoleným obvodem FPGA (uvažujeme především napětí vlastního logckého jádra), jednotkové paraztní kapacty určuje použtá výrobní technologe. Návrhář, resp. návrhový systém, může částečně ovlvnt délky spojových cest, množství propojovacích matc v cestě sgnálu, množství větvení sgnálu a s tím souvsející počet spojených hradel tranzstorů aj. As nejlépe ovlvntelnou velčnou ve vztahu (3) je pracovní frekvence. Většna současných návrhů systémů je plně synchronních a regstrově orentovaných. Případná blokace klopných obvodů se řeší sgnály enable, které jsou v archtekturách hradlových polí běžně mplementovány. Tím nevkládáme do cesty hodnového sgnálu žádnou logku (zpoždění), a přtom nedochází ke změnám logckých úrovní klopných obvodů. Pokud potřebujeme zastavt hodnové sgnály do větší část obvodu (časové domény), řešíme to přes tzv. hodnové manažery (clock management). Tyto bloky jsou dnes běžnou součástí moderních obvodů FPGA. Používání asynchronních klopných obvodů nebo hradlování hodnových sgnálů by sce mohlo přnést návrhář částečné snížení spotřeby, ale za cenu nepřjatelného snížení spolehlvost systému. Jedním ze způsobů snížení spotřeby, který lze zařadt na pomezí technologckých a archtektonckých řešení, je tzv. programovatelná technologe řízení spotřeby (Programmable Power Technology), zavedená před několka lety frmou Altera v obvodech FPGA řady Stratx [10]. Tato technologe umožňuje konfgurovat logcké buňky do dvou režmů (obr. 5) - buď jsou buňky rychlé a s vyšší spotřebou (tzv. standardní mód) nebo jsou nízkopříkonové se zpomalením funkce logky. Volbu rychlost a spotřeby buněk v podstatě provádí automatcky sám návrhový systém a nevyžaduje zásah návrháře. Rychlá logka se použje jen v místech tzv. krtckých cest, kterých je v typckém návrhu přblžně 20 % [10]. Nízkopříkonový režm logky šetří 50 % energe a používá se nejen u logckých buněk, ale také u DSP bloků a u paměťových bloků. Obr. 5: Programovatelná technologe řízení spotřeby Jnou zajímavou technologcko-archtektonckou metodou snížení spotřeby je použtí dvouhranových klopných obvodů máme na mysl dvouhranové obvody vytvořené v archtektuře hradlových polí jako prmtvum (neuvažujeme složení dvouhranového klopného obvodu ze dvou jednohranových, jak je v systémech časté). Příkladem může být tzv. technologe CoolClock použtá v obvodech Xlnx Coolrunner-II. Př syntéze se vydělí vstupní frekvence dvěma a použjí se zmňované dvouhranové obvody. Tím se v podstatě pracovní frekvence sníží na polovnu bez ztráty výkonnost. Jak jž bylo naznačeno v úvodní kaptole, nezanedbatelný podíl na celkové výkonové ztrátě mají I/O buňky. Jejch spotřebu nejvýrazněj ovlvňují proudy tekoucí výstupním pny. Tyto proudy jsou jednak dány přechodovým děj př změně logcké úrovně a jednak statckým proudy způsobeným odporovou zátěží (sgnálové pny zakončené termnátory, pull-up rezstory v otevřených kolektorech apod.). Návrhář může ovlvnt zmňované ztráty vhodnou volbou I/O standardů, optmální velkostí pull-up rezstorů, preferováním serových termnátorů vedení před paralelním, č vhodnou strmostí náběžných/sestupných hran výstupních sgnálů. Z hledska vstupních sgnálů má u vesměs používané technologe CMOS největší vlv na spotřebu I/O buněk rychlost náběžných/sestupných hran, tj. doba přechodového děje. Důležté je také přpojení všech nepoužtých vstupních pnů na defnovanou logckou úroveň (nenechat je plovoucí). 7 Závěr Z článku je patrné, že napájení hradlových polí není jednoduchou záležtostí a je třeba mu věnovat náležtou pozornost. Obvody FPGA většnou vyžadují více napájecích napětí, na která jsou kladeny rozdílné požadavky podle konkrétního použtí. Největší pozornost je z tohoto pohledu třeba věnovat napájení fázových závěsů, a to včetně návrhu desky plošného spoje. Př dmenzování zdrojů musíme brát v úvahu nejen nárazové proudy po přpojení napájení, ale zejména vzrůst spotřeby s nárůstem pracovní frekvence celého systému. 59 5

7 Snahou návrháře je samozřejmě dosažení co nejnžší výkonové spotřeby navrhovaného systému. Zásadní vlv na tento parametr má výběr napájecích zdrojů s vysokou účnností, tj. preferování spínaných regulátorů před lneárním. Další nezanedbatelný vlv má optmální archtektoncký návrh, př kterém lze především na vyšších úrovních abstrakce výrazně ovlvnt stěžejní výkonovou ztrátu logckého jádra obvodu FPGA. Lteratura [1] Krehbel, J.: Powerng FPGA-based Boards. FPGA and Structured ASIC Journal, [onlne], [ct ], dostupné z: < _ntersl.htm> [2] Actel: Technology Solutons - Power. [onlne], [ct ], dostupné z: < products/solutons/power/default.aspx> [3] Texas Instruments: Tps for successful power-up of today s hgh-performance FPGAs. [onlne], [ct ], dostupné z: < slyt079/ slyt079.pdf> [4] Natonal Semconductor: Power Management Desgn Gude for Altera FPGAs and CPLDs. [onlne], [ct ], dostupné z: power/fles/natonalalteradesgngude.pdf [5] Xlnx: Spartan-3 FPGA Famly Data Sheet. [onlne], [ct ], dostupné z: < com/support/documentaton/data_sheets/ ds099.pdf> [6] Actel: Hgh-Volume nano FPGAs. [onlne], [ct ], dostupné z: < nano_technology_wp.pdf> [7] Shang, L. Kavan, A. Bathala, K.: Dynamc Power Consumpton n Vrtex-II FPGA Famly. [onlne], [ct ], dostupné z: < /~lshang/papers/shang02feb.pdf> [8] Hansen, L. Thomas, T.: Complete FPGA and CPLD Power Analyss. [onlne], [ct ], dostupné z: < xcellonlne/xcell_53/xc_pdf/xc_power53.pdf> [9] Xlnx: Power Consumpton n 65 nm. [onlne], [ct ], dostupné z: < support/documentaton/whte_papers/wp246.pdf> [10] Altera: Stratx Seres FPGA Low Power Consumpton Features. [onlne], [ct ], dostupné z: < about/low-power-consumpton/stx-power-about.html> 59 6